電気 | 基本的電気素子 | 半導体装置，他に属さない電気的固体装置 | 半導体装置または固体装置またはそれらの部品の製造または処理に特に適用される方法または装置 | １つの共通基板内または上に形成された複数の固体構成部品または集積回路からなる装置またはその特定部品の製造または処理；集積回路装置またはその特定部品の製造 | １つの共通基板内または上に形成される複数の固体構成部品または集積回路からなる装置の製造または処理 | 複数の別個の装置に基板を分割することによるもの | それぞれが複数の構成部品からなる装置，例．集積回路の製造 | 基板がシリコン技術を用いる半導体であるもの

バイポーラ技術
電界効果技術
バイポーラ技術と電界効果技術の組み合わせ

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【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。

【課題】 より簡易な設計手法で作製可能なテスト回路を提供する。
【解決手段】 テスト回路１００は、基板と、基板上に形成された配線部及び被試験デバイス部１０とを備える構成とする。テスト回路１００では、被試験デバイス本体のパターン形成面内における回転中心位置Ｏと複数の接続電極１３ａ〜１３ｄのそれぞれとを結ぶ直線Ｌ１の延在方向が、配線２１の延在方向に対して所定の角度で傾いている。さらに、被試験デバイス本体及び複数の接続電極１３ａ〜１３ｄをパターン形成面内で９０度回転させた際にも、複数の接続電極１３ａ〜１３ｄ及び複数の配線２１〜２４間の接続が維持されるような位置に複数の接続電極１３ａ〜１３ｄが配置される。

【課題】簡素な回路構成により、誘導成分を含む負荷への通電を制御する場合においても、電源逆接保護用半導体素子のゲート破壊を招く虞のない信頼性の高い電源逆接保護装置を提供する。
【解決手段】直流電源１０と、グロープラグ１８への通電を制御する通電制御用半導体素子１４と、過電流保護回路１６１とグロープラグ１８と電源１０、及び／又は、通電制御用半導体素子１４とを繋ぐ配線１７の寄生インダクタンスＬを誘導成分として含み、電源逆接保護用半導体素子１１として、Ｐ-チャンネルパワーＭＯＳＦＥＴを通電制御用半導体素子１４の上流側に配設すると共に、所定の抵抗値Ｒ_Ｇを有するゲート抵抗１３を介して、Ｐ-チャンネルパワーＭＯＳＦＥＴ１１のゲートＧ_１１を接地せしめる。

【課題】Ｙ方向に隣接する２つの回路ブロックに対しＸ方向に延在する制御線からタイミング信号を同時に供給する。
【解決手段】例えば、Ｙ方向に配列されたポートＰＴ１，ＰＴ２と、ポートＰＴ１，ＰＴ２にそれぞれ接続された回路Ｃ１，Ｃ２と、Ｘ方向に延在し回路Ｃ１，Ｃ２それぞれに含まれるサブ回路ＳＣ１，ＳＣ２を共通に制御する制御線ＣＴＬ１を備える。サブ回路ＳＣ１，ＳＣ２のＹ方向における中間座標である座標Ｙ１は、ポートＰＴ１，ＰＴ２のＹ方向における中間座標Ｙ０とは異なる。制御線ＣＴＬ１からサブ回路ＳＣ１，ＳＣ２へのＹ方向における距離は互いに等しい。本発明によれば回路Ｃ１，Ｃ２の動作タイミングを正確に一致させることが可能となる。しかも、複数の制御線を必要とする場合であっても、制御線ごとに対応するサブ回路までの距離を一定とすることが可能となる。

【課題】インダクタンス値を広範囲に可変可能なインダクタを備える半導体装置を提供する。
【解決手段】半導体装置は、多層配線層と、多層配線層を用いて形成され、巻軸が、多層配線層に対して平行である複数のソレノイド型インダクタと、少なくても１以上のソレノイド型インダクタと接続され、ソレノイド型インダクタの状態を活性化、又は、非活性化する制御回路と、を含んで構成される可変インダクタを備えている。

【課題】回路素子の素子特性の変動を抑制すること。
【解決手段】半導体基板１１０には、拡散領域１１１を有する抵抗素子（回路素子）Ｒ１が形成されている。拡散領域１１１を含む半導体基板１１０の上には、層間絶縁膜１６１が形成される。拡散領域１１１のシリサイド層（コンタクト部）１１１ａは、コンタクトプラグ１６２を介して層間絶縁膜１６１上の配線と接続される。拡散領域１１１の上には、コンタクトホール１６３を形成するためのエッチングストッパ膜１５２が形成されている。このエッチングストッパ膜１５２は、拡散領域１１１上の保護絶縁膜１３１に対応する部分が除去され、開口が形成されている。

【課題】半導体層を用いた素子を配線層間に形成し、かつ、ゲート電極の材料を、配線の材料以外の導電体にする。
【解決手段】第１配線層１５０の表層には、第１配線２１０が埋め込まれている。第１配線２１０上には、ゲート電極２１８が形成されている。ゲート電極２１８は、第１配線２１０に接続している。ゲート電極２１８は、第１配線２１０とは別工程で形成されている。このため、ゲート電極２１８を第１配線２１０とは別の材料で形成することができる。そしてゲート電極２１８上には、ゲート絶縁膜２１９及び半導体層２２０が形成されている。

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。

【課題】チップごとに適正な電源電圧を設定する。
【解決手段】チップのレイアウトデータ２０からクリティカルパスのゲート遅延と配線遅延の遅延比を抽出する（ステップＳ１，Ｓ２）。チップのモニタ回路で実測されたゲート遅延及び配線遅延を、その遅延比に基づき合成して第１遅延値を生成し（ステップＳ３）、モニタ回路のシミュレーションで得られるゲート遅延及び配線遅延を、その遅延比に基づき合成して第２遅延値を生成する（ステップＳ４，Ｓ５）。このようにゲート遅延、配線遅延、クリティカルパスでの遅延比が考慮された第１遅延値及び第２遅延値に基づいて、チップに適用するチップ電源電圧を設定する（ステップＳ７）。

【課題】本発明は、発振電力を吸収する抵抗の抵抗値を容易に制御できる電力増幅器を提供することを目的とする。
【解決手段】本願の発明に係る電力増幅器１０は、複数のトランジスタセルが形成された半導体基板１２と、該半導体基板上に形成された、該複数のトランジスタセルのドレイン電極４０と、該半導体基板上に該ドレイン電極と接続されるように形成された、ドレインパッド４２と、該半導体基板に、該ドレインパッドに沿って該ドレインパッドと接するように形成されたイオン注入抵抗４４と、該半導体基板上に該イオン注入抵抗を介して該ドレインパッドと接するように形成されたフローティング電極４６と、該半導体基板の外部に形成された出力整合回路１６と、該ドレインパッドと該出力整合回路を接続する配線１８ａ,１８ｂ,１８ｃ,１８ｄと、を備える。

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