【課題】実装効率を維持しながら、信頼性を向上させることを目的とする。
【解決手段】金型内で金属板２に搭載された電子部品の周囲に流動性の高い絶縁樹脂６を圧縮しながら充填し、その後絶縁樹脂６を硬化させることにより、電子部品の損傷や金属線の変形や短絡を防ぎ、配線基板の反りや歪、クラック等の発生を防止して信頼性を向上させながら、高密度に電子部品を配線基板の内部に内蔵することができる。 （もっと読む）

【課題】素子に不具合が生じることが抑制された電子デバイス、及び、その製造方法を提供する。
【解決手段】接合された２つの基板（１０，５０）に素子（２０，６０）と貫通電極（３０）とが形成されて成る電子デバイスであって、素子（２０，６０）は、２つの基板（１０，５０）の少なくとも一方に形成され、貫通電極（３０）は、２つの基板（１０，５０）の少なくとも一方に形成されており、貫通電極（３０）は、一方の基板（１０）における他方の基板（５０）との接合面（１０ａ）側から、その裏面（１０ｂ）まで除去されて成るトレンチ（３１）と、該トレンチ（３１）を構成する壁面の一部に形成された導電膜（３５）と、を有する。 （もっと読む）

【課題】 より信頼性の高い接合界面を有する半導体装置を提供する。
【解決手段】 半導体装置１００を、第１半導体部と、第２半導体部とを備える構成とする。第１半導体部には、接合界面側の表面に形成されかつ第１の方向に延在する第１電極１６を設ける。そして、第２半導体部には、接合界面で第１電極１６と接合されかつ第１の方向と交差する第２の方向に延在する第２電極２６を設ける。 （もっと読む）

【課題】半導体チップをパッケージから切り出すことなく、パッケージ内の半導体チップ毎に、電気的に絶縁された状態で解析を行う
【解決手段】ＣＰＵチップ２とメモリチップ３とを電気的に接続する配線１１と、ＣＰＵチップ２と電源チップ４とを電気的に接続する配線１２と、ＣＰＵチップ２、メモリチップ３、および電源チップ４を封止する樹脂層２１と、樹脂層２１の上方に設けられた樹脂層２２と、樹脂層２２の上方に設けられた樹脂層２３とを備え、配線１１は、ＣＰＵチップ２に接続された一端から、樹脂層２３内を通過することなく樹脂層２１内と樹脂層２２内を通過して、メモリチップ３に接続された他端に到達するように形成され、配線１２は、ＣＰＵチップ２に接続された一端から、樹脂層２１内と樹脂層２２内と樹脂層２３内を通過して、電源チップ４に接続された他端に到達するように形成される。 （もっと読む）

【課題】別途シールドケースなどを用いることを必要とせずに、ＲＦ回路で発生する高周波ノイズが電源ラインに重畳するなどして、ＩＣ素子の誤動作や特性劣化などを引き起こすことを効率よく防止することが可能な高周波回路モジュールを提供する。
【解決手段】アンテナ素子２で送受信される無線通信用の高周波信号を処理するＩＣ素子４、アンテナ素子２とのインピーダンスマッチング用のＲＦ回路３、ＩＣ素子４に電源を供給するための電源回路５を含み、ＲＦ回路３および電源回路５はいずれも表面実装部品３２，５６１を備えているとともに、ＲＦ回路は磁性体基板を素体としてその内部にコイル素子を含むインダクタ基板３１を備え、これらがいずれもコア基板６の表面に搭載され、かつ、インダクタ基板３１がＲＦ回路３を構成する表面実装部品３２と電源回路５を構成する表面実装部品５１との間に設けられた構成とする。 （もっと読む）

【課題】上下基板の表裏に敷設されたループ状回路の端子部の接続を不要とし、且つ多層であっても薄く平坦な非接触型ＩＣモジュールの提供すること。
【解決手段】少なくとも一方の面にループ状回路を備える第一の基板に、開口部周囲の少なくとも一方の面にループ状回路を備える第二の基板を積層し、前記開口部に露出する第一の基板上にＩＣチップをフェースダウン方式で実装したことを特徴とする非接触型ＩＣモジュールであって、前記開口部に露出する第一の基板上にコンデンサを実装したことを特徴とする非接触型ＩＣモジュールである。 （もっと読む）

【課題】コストの増大を抑制し、大容量コンデンサを用いる集積回路のモジュールがより小型に形成できるようにする。
【解決手段】半導体基板の上に集積回路が形成された集積回路基板１０１と、集積回路基板１０１に積層して接続されたスタック型キャパシタを備えるキャパシタ基板１０２とを備えるようにしている。キャパシタ基板１０２は、集積回路基板１０１の集積回路の形成側に積層してもよく、また、集積回路基板１０１の集積回路の半導体基板側に積層してもよい。 （もっと読む）

【課題】送信信号の電力増幅効率を向上させることができる技術を提供する。
【解決手段】半導体チップＣＨＰと配線基板ＷＢ２とを積層して、積層された配線基板ＷＢ２に出力整合回路を形成する構成と、チップ用幅広貫通電極ＣＷＴＨＥ１と基板用幅広貫通電極ＷＴＨＥ１で半導体チップＣＨＰと出力整合回路とを効率良く最短距離で接続するという構成とを取る。これにより、電力増幅モジュールの小型化を図りながら、送信信号の電力増幅効率を向上させることができる。 （もっと読む）

【課題】主にＭＥＭＳ技術を利用してダイアフラムを形成したセンサーの機能を有する半導体チップ構造の小型化を行う。
【解決手段】半導体チップは、平面視形状が多角形状をし、外周部のスクライブライン領域の内側に存在する有効領域１７の中央にセンサー機能を有し、有効領域１７内の２つの頂角の内側に電極パッド２１，２３が設けられており、ボンディング可能な大きさの正方形状の仮想電極パッドを頂角に最も近づけて形成すると仮想し、頂角の頂点３１と、仮想電極パッドにおける頂点３１から最も離れた位置との距離をＬｓとし、頂角の角度を２θとするとき、電極パッド２１，２３は、半径Ｒの円形状をし、半径Ｒは、Ｒ＜Ｌｓ／（１＋（１／ｓｉｎθ））である。 （もっと読む）

【課題】半導体素子に内装されるコンデンサ及びプリント配線基板上に実装される半導体素子の高速動作に過渡電流を供給するために必要なデカップリング用のコンデンサの数を減少するパッケージ基板及び半導体パッケージを提供する。
【解決手段】半導体パッケージ１は、上面に金属層１００Ｖと、金属層１００Ｖの下に設けられた誘電体層１０１と、誘電体層１０１の下に設けられる金属層１００Ｇとを有し、金属層１００Ｖの半導体素子搭載領域に半導体素子１１を実装し、コンデンサ素子搭載領域に、一端を金属層１００Ｖと接続され、他端をビア１０２を介して金属層１００Ｇと接続されたコンデンサ１２を実装する。 （もっと読む）