【課題】 改善された三次元メモリ（例えば、ＲＲＡＭ）アーキテクチャを提供すること。
【解決手段】 メモリデバイスが、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイが、複数の導電性平面および絶縁層における開口部を通過する。メモリデバイスは、複数のプログラム可能なメモリ素子を備え、それぞれのメモリ素子が、水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する。 （もっと読む）

【課題】 ＳＴＩを利用して形成した素子分離膜がウエットエッチング工程により目減りすることを出来るだけ抑制しながら半導体装置を製造する。
【解決手段】 犠牲酸化膜の形成とウエットエッチングによる剥離、及び／又は、二酸化珪素膜の形成とウエットエッチングによる剥離を行う半導体装置の製造プロセスにおいて、犠牲酸化膜及び／又は二酸化珪素膜の形成を、プラズマ処理装置の処理容器内で、酸素を含む処理ガスを用いて生成させたＯ（^１Ｄ_２）ラジカルが支配的なプラズマにより行う。 （もっと読む）

【課題】ゲート電極とプラグとの接続信頼性を向上することができる技術を提供する。
【解決手段】本発明では、ＭＩＳＦＥＴのゲート電極Ｇ１を金属膜ＭＦ２とポリシリコン膜ＰＦ１の積層膜から構成するＭＩＰＳ電極を前提とする。そして、このＭＩＰＳ電極から構成されるゲート電極Ｇ１のゲート長に比べて、ゲートコンタクトホールＧＣＮＴ１の開口径を大きく形成する第１特徴点と、ゲート電極Ｇ１を構成する金属膜ＭＦ２の側面に凹部ＣＰ１を形成する第２特徴点により、さらなるゲート抵抗（寄生抵抗）の低減と、ゲート電極Ｇ１とゲートプラグＧＰＬＧ１との接続信頼性を向上することができる。 （もっと読む）

【課題】抵抗変化メモリ素子の抵抗値のばらつきがなく、動作電圧の制御が可能な抵抗変化メモリ素子を提供する。
【解決手段】第１電極１００と、第１電極１００上に形成された遷移金属酸化物の抵抗変化層１１０と、抵抗変化層１１０上に形成された第２電極１３０、及び抵抗変化層１１０内に形成される金属ナノ粒子１２０を含む抵抗変化メモリ素子であって、フィラメント電流経路１４０は第２電極１３０と金属ナノ粒子１２０間でのみ形成される。これにより、メモリ素子の抵抗値を安定化することができる。 （もっと読む）

【課題】電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことによる不良を低減する。
【解決手段】メモリセル領域１０４と、テスト領域１０５と、を含む半導体記憶回路１０３と、制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域１０５Ａへの第１の記憶状態の書き込み、または第２の領域１０５Ｂへの第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、または第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する。 （もっと読む）

【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。 （もっと読む）

【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】ＰＭＯＳ領域における素子分離膜のライナー窒化膜の除去を行う従来技術による問題を解決した半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板２０をエッチングして複数のトレンチを形成するステップと、複数のトレンチ内に第１絶縁膜２４Ａを埋め込んで第１素子分離膜を形成するステップと、一部のトレンチ（ＣＥＬＬ又はＰＥＲＩ ＮＭＯＳ領域のトレンチ）内に埋め込まれた第１絶縁膜２４Ａをリセスするステップと、リセスされたトレンチの全面にライナー膜２６Ａ、２７Ａを形成するステップと、ライナー膜２６Ａ、２７Ａが形成されたトレンチ内に第２絶縁膜２８を埋め込んで第２素子分離膜を形成するステップとを含む。 （もっと読む）

【課題】高速動作のために低電圧で相対的に大きな電流駆動力を必要とするＭＩＳＦＥＴと高耐圧を必要とするＭＩＳＦＥＴを有する半導体装置において、各素子を、それぞれの素子特性の向上を図りつつ簡素化した工程で製造する。
【解決手段】低耐圧ＭＩＳＦＥＴのゲート電極４およびＭＯＮＯＳメモリのメモリゲート電極８のそれぞれの側壁にサイドウォールＡ、Ｂを形成する際、専用のマスクを用いず、低温下で堆積することのできる酸化膜をフォトレジスト膜が形成されたシリコン基板１上に形成し、ゲート電極４およびメモリゲート電極８のそれぞれの側壁に幅の違うサイドウォールＡ、Ｂを形成する。 （もっと読む）

【課題】相変化素子に対する動作マージンを向上させる。
【解決手段】例えば、相変化素子を結晶状態にするセット動作（ＳＥＴ）の際に、相変化素子に対して、始めに素子を溶融するために必要な電圧Ｖｒｅｓｅｔのパルスを印加後、続けて、Ｖｒｅｓｅｔよりも低く素子を結晶化するために必要な電圧Ｖｓｅｔのパルスを印加する。そして、この電圧Ｖｓｅｔの大きさを外気の温度に依存して変化させ、高温（ＴＨ）になる程電圧Ｖｓｅｔの大きさが小さくなるようにする。これによって、セット動作と、素子をアモルファス状態にするリセット動作（ＲＥＳＥＴ）との間の書き込み動作マージンが向上する。 （もっと読む）