【目的】この発明は、酸化物強誘電体表面の還元反応、変質を阻止するとともに、ＭＯＳシンター工程において強誘電体薄膜と上下電極間の剥離を防止することを主要な目的とする。
【構成】半導体基板(1) と、この基板(1) 上に設けられ、下部電極(10)，酸化物強誘電体薄膜(11)，上部電極(12)の順次積層して構成される誘電体薄膜キャパシタ(9) と、このキャパシタ(9) 表面に被覆された、アルミニウム，シリコンもしくはチタンの窒化物薄膜を主要な構成要素とする保護膜(12)とを具備したことを特徴とする強誘電体メモリ。 （もっと読む）

【目的】 電子を単一電子帯電効果によって独立した電極に蓄えることを利用するものである。従来素子に比べ、集積度・動作速度の向上を可能ならしめる記憶回路を構成する。
【構成】 情報は、グランド線１２に接続された２つの直列接続のトンネル接合２１、２２、書き込み線１３に接続されたコンデンサー３１、そして、読み出し回路０３に接続されたコンデンサー３２が、それぞれ並列に接続された電気的に独立した電極０１に、電子を蓄えることによって保持される。直列に接続されたトンネル接合により、書き込み電圧Ｖ_w に対し、電子数がＮまた（Ｎ＋１）個が安定に蓄えられる双安定領域が存在することを用いて、書き込み電圧のわずかな変化に対して記憶が失われないような記憶回路を構成する。電子が安定に独立した電極に保たれている。読み出しには単一電子トンネルトランジスターを用いる。 （もっと読む）

【目的】 類似した機能のメモリ装置に容易に差し替え可能とする。
【構成】 構成内容は異なるが、実装用の端子に対しピンコンパチブルとして互換性を保持する。基板１に代替え用の表面実装形のフラッシュＥＥＰＲＯＭ素子２ａ及び２ｂを実装し、対向するピンは相互の接続が最短距離となるように配置し、基板１に設けたピン３がピンコンパチブルとなるようにする。また、必要に応じてそのピン３をソケット５に挿入し、ソケット付きの状態で使用する。 （もっと読む）

【目的】内部回路から発生する電源ノイズを低減するためのバイパスコンデンサを、半導体チップ内部に形成してシステムの小型化およびノイズ低減能力の向上を図る。
【構成】多層配線構造の半導体チップの外周に沿って、層間絶縁膜４の一部に薄い層間絶縁膜４ａを設けて、対向する下層配線３と上層配線６とをそれぞれ電源配線と接地電位配線として、バイパスキャパシタとする。
【効果】半導体チップの面積を増加することなく、電源ノイズを低減するための大きな容量値をもつバイパスキャパシタを形成することができる。従来半導体チップの外部に実装していたキャパシタを削減して、システムを小型化することができる。半導体チップ内部にバイパスコンデンサを形成することにより、電源ノイズ低減効果が向上するとともに、ＥＭＩ（電波雑音干渉）発生の低減を図ることができる。 （もっと読む）

【目的】 集積回路装置及びその製造方法に関し、絶縁膜をレジスト・プロセスから保護する為の保護膜を薄くしても、充分な保護が可能であるようにして耐圧低下を防止しようとする。
【構成】 シリコン半導体基板１の上に順に積層して形成されたゲート絶縁膜３及び該ゲート絶縁膜３を保護する為のアモルファス・シリコン（α−Ｓｉ）からなる保護膜８と、該アモルファス・シリコンからなる保護膜８並びに該ゲート絶縁膜３を貫通して該シリコン半導体基板１に達するコンタクト窓３Ａとを備えている。 （もっと読む）