【課題】本発明は、ボディ浮遊効果を抑制することが可能な半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１と、シリコン基板１上に形成された埋め込み絶縁層２と、埋め込み絶縁層２上に形成された半導体層３とを備えるＳＯＩ構造の半導体装置であって、半導体層３は、第１導電型のボディ領域４、第２導電型のソース領域５及び第２導電型のドレイン領域６を有し、ソース領域５とドレイン領域６との間のボディ領域４上にゲート酸化膜７を介してゲート電極８が形成され、ソース領域５は、第２導電型のエクステンション層５２と、エクステンション層５２と側面で接するシリサイド層５１を備え、シリサイド層５１とボディ領域４との境界部分に生じる空乏層の領域に結晶欠陥領域１２が形成されている。 （もっと読む）

【課題】セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。
【解決手段】第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。第１の電源電圧供給線ＶＳＳと第２の電源電圧供給線ＶＳＳの少なくとも一方が、層間絶縁層の貫通溝内を導電材料で埋め込んだ溝配線からなる。 （もっと読む）

【課題】本発明は、少ない工程で多層配線化を実現し、小面積で高機能な機能回路を有する配線基板及び半導体装置を提供する。またこのような高機能な機能回路を表示装置と同一基板上に一体形成した半導体装置を提供することを課題とする。
【解決手段】本発明は、絶縁表面を有する基板上に、第１の配線と、第２の配線と、第３の配線と、第１の層間絶縁膜と第２の層間絶縁膜と、第１のコンタクトホールと第２のコンタクトホールを有し、前記第２の配線の幅を前記第１の配線の幅より広いか、あるいは前記第３の配線の幅を前記第１の配線の幅もしくは前記第２の配線の幅より広く、且つ前記第２のコンタクトホールの直径を前記第１のコンタクトホールの直径より大きく形成することを特徴とする。 （もっと読む）

【課題】ゲート電極同士の間の突合わせ部を挟むように形成されたコンタクトプラグ同士が、当該突合わせ部の絶縁膜内に形成されたボイドを介してショートすることを防ぐ。
【解決手段】ゲート電極Ｇ２およびＧ５間の突合わせ部において対向するサイドウォールＳＷ上には、ライナー絶縁膜６と層間絶縁膜７が形成されている。サイドウォールＳＷ同士の間において、サイドウォールＳＷの側壁にそれぞれ形成されたライナー絶縁膜６を接触させてサイドウォールＳＷ間を閉塞させることにより、層間絶縁膜７とライナー絶縁膜６の内部にボイドが発生することを防ぐ。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減する。
【解決手段】半導体記憶装置は、複数の要素ブロックＡ及びＢを含むメモリアレイと、メモリアレイの終端部に配置された要素ブロックＡに隣接して設けられるが実際には使用されないダミーブロックＤ１及びＤ２と、を有し、ダミーブロックＤ１及びＤ２のレイアウトパターンは、要素ブロックＡのレイアウトパターンの一部分のみである。 （もっと読む）

【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。
【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。 （もっと読む）

【課題】酸化物半導体層の側面からの酸素の脱離を防ぎ、酸化物半導体層中の欠陥（酸素欠損）が十分に少なく、ソースとドレインの間のリーク電流が抑制された半導体装置を提供する。
【解決手段】酸化物半導体膜に対して第１の加熱処理を施した後に該酸化物半導体膜を加工して酸化物半導体層を形成し、その直後に該酸化物半導体層の側壁を絶縁性酸化物で覆い、第２の加熱処理を施すことで、酸化物半導体層の側面が真空に曝されることを防ぎ、酸化物半導体層中の欠陥（酸素欠損）を少なくして半導体装置を作製する。酸化物半導体層の側壁はサイドウォール絶縁層により覆われている。なお、該半導体装置はＴＧＢＣ（Ｔｏｐ Ｇａｔｅ Ｂｏｔｔｏｍ Ｃｏｎｔａｃｔ）構造とする。 （もっと読む）

【課題】酸化物半導体層の側面からの酸素の脱離を防ぎ、酸化物半導体層中の欠陥（酸素欠損）が十分に少なく、ソースとドレインの間のリーク電流が抑制された半導体装置を提供する。
【解決手段】酸化物半導体膜に対して第１の加熱処理を施した後に該酸化物半導体膜を加工して酸化物半導体層を形成し、その直後に該酸化物半導体層の側壁を絶縁性酸化物で覆い、第２の加熱処理を施すことで、酸化物半導体層の側面が真空に曝されることを防ぎ、酸化物半導体層中の欠陥（酸素欠損）を少なくして半導体装置を作製する。該半導体装置はＴＧＢＣ（Ｔｏｐ Ｇａｔｅ Ｂｏｔｔｏｍ Ｃｏｎｔａｃｔ）構造とする。 （もっと読む）

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置の作製方法を提供することである。
【解決手段】基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を形成し、酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、加熱処理をして第２の酸化物半導体膜を形成し、第１の導電膜を形成し、厚さの異なる領域を有する第１のレジストマスクを形成し、第１のレジストマスクを用いて第２の酸化物半導体膜および第１の導電膜をエッチングして第３の酸化物半導体膜および第２の導電膜を形成し、第１のレジストマスクを縮小させて、第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜の一部を選択的に除去することでソース電極およびドレイン電極を形成する半導体装置の作製方法である。 （もっと読む）