【課題】 メモリセル又はメモリセルアレイの面積の増大を抑さえて、キャッシュメモリの高速なストア処理を実現することである。
【解決手段】 メモリアレイ（ＢＡＮＫ１）と、センスアンプ（１０４）に接続される第１のグローバルビット線（ＲＧＢＬ）と、ライトアンプ（１０２）に接続される第２のグローバルビット線（ＷＧＢＬ）と、前記複数のビット線（ＬＢＬ）を前記第１のグローバルビット線（ＲＧＢＬ）及び第２のグローバルビット線（ＷＧＢＬ）に選択的に接続する選択回路（ＹＳＷ１）とを具備する。
【効果】 読み出しと書き込みのためのビット線の充放電を並列に行うことができるため、読み出しと書き込みの連続動作を高速化でき、１サイクルで終えることが可能となり、１サイクルストアが実現できる。 （もっと読む）

【目的】 セル面積の縮小、すなわち高集積化を図り、しかも信号処理の高スピード化を図ることができる完全ＣＭＯＳ型ＳＲＡＭ装置を提供すること。
【構成】 ＳＲＡＭセルの構成要素であるＰ型トランジスタのＰ型不純物拡散層４ａとＮ型トランジスタのＮ型不純物拡散層４ｂとが、同一パターンの半導体薄膜層１６内に直接ＰＮ接合（ダイオード接続）するように形成してある。ＰＮ接合する部分の近くのＮ型不純物拡散層４ｂまたはＰ型不純物拡散層４ａまたはこれらの双方に対して、半導体薄膜層の上部に形成されるゲート電極６ａ，６ａ’の一部が、コンタクトホール８ａ，８ｂを通して接続してある。 （もっと読む）