【課題】拡散層等のバルクが固定であってメタル層、コンタクト層の少なくとも何れか１層を変更して複数の仕様に対応可能なメモリセルを提供すること。
【解決手段】メモリユニットが列方向に沿って鏡面対称に行方向に沿って並置されて、２行２列に配置されメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第４拡散層を備え一対の記憶ノードが構成される。第１および第２ワード線は第１〜第４拡散層の両端部外方に配置される。第１及び第２ワード線の間に行方向に沿って第１のメタル配線領域が確保され、第１メタル層が配線可能とされる。列方向に隣接配置されるメモリユニットの境界領域でありは第３、第４拡散層が配置される列方向の位置には列方向に沿って第２のメタル配線領域が確保され、第２メタル層が配線可能とされる。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。 （もっと読む）

【課題】集積回路の設計及び製造の問題点に対応する新規の設計プラットフォームを提供する。
【解決手段】集積回路の設計のためのシステム。構造マルチプロジェクトウエハ5(SMPW)は、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する。SMPWは、ユーザーが、該ユーザーの要求に応じて、SMPWの異なるブロックをカスタマイズ及びプログラムできるように、コンタクト層まで形成される。SMPWのプロバイダーは、SMPWの在庫を保持する。もし、SMPWの一つがユーザーのIC設計要求の全てを満足できるか、又は市場/コンセプトの確認やIPの確認のような、ユーザーのIC設計プロセスの中間ステップに役立つならば、SMPWは、上記ユーザーへ提供される。ユーザーは、1-3ヶ月のサイクルタイムを有する合理的な設計フローを用いて直接生産へ進む。又は、ユーザーは、もっと長いサイクルタイムを有する普通の設計フローを用いる生産へ進む。 （もっと読む）

【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが２行２列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第１および第２ワード線は第１〜第３拡散層の両端部外方に配置される。第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。第１のメタル配線領域には、第２または第３メタル層の何れかが配線可能である。第１及び第２拡散層、第２及び第３拡散層の間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には第３メタル層が配線可能である。 （もっと読む）

【課題】中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供する。
【解決手段】多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 （もっと読む）

【課題】マスタースライス配線用の配線トラックの領域をより有効に活用することを可能にした半導体装置を提供する。
【解決手段】第１の方向に並んで配置された複数の論理回路の入力端子のそれぞれが第１の方向に直交する第２の方向について同じ位置に配置され、活性化される論理回路の入力端子のそれぞれが第１の方向に延在する入力配線に接続され、非活性化される論理回路の入力端子が非活性配線と接続されており、入力配線と非活性配線とは第２の方向について互いに実質的に等しい位置に配置されている構成である。 （もっと読む）

集積回路（ＩＣ）を提供する。ＩＣは、プログラマブル論理セルのアレイを有する、第１の領域を含む。ＩＣはまた、ＩＣの中に組み込まれ、かつ第１の領域と通信している、第２の領域も含む。第２の領域は、標準論理セルと、ベースセルとを含む。一実施形態において、標準論理セルは、既知のプロトコルに適応するように組み立てられる、または相互接続される。ベースセルは、ベースセルによってサポートされる新生の通信プロトコルの修正に適合するように、構成可能な論理を含む。第２の領域は、一実施形態では、第１の領域に埋め込むことができる。別の実施形態において、第２の領域は、第１の領域の周囲に画定される。構成可能な論理は、新生の通信プロトコルが進化して修正されるにつれて、プロトコルの変更に適応させるようにＩＣを修正することができるように、金属マスクプログラム可能な相互接続を有する、ハイブリッド論理素子で構成されてもよい。
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【課題】異なるドメインのそれぞれに、独立して電源電圧を供給することが可能で、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を提供する。
【解決手段】電源バンプＢＰ１およびＢＰ２に電気的に接続される電源線ＷＬ１を、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して複数配設し、電源線ＷＬ１に電気的に接続される下層の電源線ＷＬ２を、電源線ＷＬ１に平面視的に直交するように互いに平行して複数配設する。そして、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２を割り付け、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２を割り付ける。電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設する。 （もっと読む）