【課題】半導体基板と、半導体基板とは異なる熱膨張係数を有する基板を用いてＳＯＩ基板を作製するにあたり、両基板を貼り合わせた後の加熱処理において、両基板の熱膨張係数の差異に起因して基板に破壊が生じたり、貼り合わせた両基板が剥がれてしまうことを抑制する。
【解決手段】半導体基板と、半導体基板とは異なる熱膨張係数を有する基板のうち、熱膨張係数の小さい基板の温度よりも熱膨張係数の大きい基板の温度を高くした状態で、両基板を貼り合わせる。また、両基板の温度を室温より高く、かつ、両基板を貼り合わせた後の加熱処理の温度よりも低くした状態で貼り合わせる。これにより、両基板を貼り合わせた後の加熱処理において両基板の膨張量の差を少なくすることができるため、基板の破壊や剥がれを抑制することができる。 （もっと読む）

【課題】支持基板とＩＩＩ族窒化物層との接合が良好なＩＩＩ族窒化物複合基板の製造方法を提供する。
【解決手段】本ＩＩＩ族窒化物複合基板の製造方法は、目標とする基板径より大きい径の主面１０ｍを有する支持基板１０と、目標とする基板径より大きい径の主面３０ｎを有しその主面３０ｎから所定の深さの位置にイオン注入領域３０ｉが形成されたＩＩＩ族窒化物基板３０とを、中間層２０を介在させて貼り合わせ、ＩＩＩ族窒化物基板３０をイオン注入領域３０ｉにおいてＩＩＩ族窒化物層３０ａと残りのＩＩＩ族窒化物基板３０ｂとに分離することにより、支持基板１０上に中間層２０を介在させてＩＩＩ族窒化物層３０ａが接合された第１のＩＩＩ族窒化物複合基板１を形成し、第１のＩＩＩ族窒化物複合基板１の外周部を除去することにより目標とする基板径に等しい径の主面を有する第２のＩＩＩ族窒化物複合基板２を得る。 （もっと読む）

【課題】除電構造と素子分離構造とを有するＳＯＩウエハを、従来より少ない工程で製造することができるＳＯＩウエハの製造方法の提供。
【解決手段】ＳＯＩウエハの周縁部分に活性層用半導体層および絶縁酸化膜を貫通する除電用トレンチをエッチングで形成すると同時に、当該周縁部分より内側の内側部分に上記活性層用半導体層を貫通し上記絶縁酸化膜に到達する素子分離用トレンチをエッチングで形成するトレンチ形成ステップを備え、上記トレンチ形成ステップは、上記周縁部分におけるエッチングレートが、上記内側部分におけるエッチングレートよりも高いことを特徴とする。 （もっと読む）

【課題】貼り合わせ界面における界面準位密度を低減することができ、ＬＳＩの更なる低消費電力化及び高速化等に寄与する。
【解決手段】絶縁膜上にＧｅ層やＳｉＧｅ層を形成した素子形成用基板の製造方法であって、Ｇｅ基板１１の表面上にＳｉ膜１２を形成する工程と、Ｓｉ膜１２上に高誘電率絶縁膜１３を形成する工程と、Ｓｉ膜１２及び高誘電率絶縁膜１３が形成されたＧｅ基板１１と表面に酸化膜２２が形成された支持基板２１とを、高誘電率絶縁膜１３と酸化膜２２とを接触させて接着する工程と、支持基板２１に接着された前記Ｇｅ基板１１を、該Ｇｅ基板１１の裏面側から研磨して薄くする工程とを含む。 （もっと読む）

【課題】高電圧駆動素子の為にＳｉＣやＧａＮの基板の簡素化が重要な課題となっている。Ｓｉ基板上のシリコン酸化膜の上に単結晶のＳｉＣ膜を形成し、トレンチによる絶縁物分離構造とし、その中に結晶欠陥が多くてもその影響を避ける新構造の素子の発明である。
【解決手段】ＳｉＣ膜に形成したＭＯＳＦＥＴなどの半導体素子を構成しているＰＮ接合面において基板面と並行となる面にあるＰＮ接合に印加される電界が、ＳｉＣ膜が形成されているシリコン酸化膜や基板となるＳｉ層により緩和されて、さらには基板電位をドレイン電圧とは逆方向の電位とすることにより大きく電界緩和されて、ＳｉＣ膜に発生している基板と垂直方向の結晶欠陥の結晶欠陥降伏電圧以下とすることを特徴とする素子構造を持った半導体装置。 （もっと読む）

【課題】高い結晶品質を有する、多様な材料からなる、完全に緩和した、又は歪んだ半導体層を積層するために絶縁体層の格子寸法を調整するための高い柔軟性を許容する、ＳＯＩ構造の作製のための基板を提供する。
【解決手段】実質的にシリコンからなる単結晶基板ウェハ１、電気絶縁性材料を含み、かつ２ｎｍ〜１００ｎｍの厚さを有する第一非晶質中間層２、立方晶系Ｉａ−３結晶構造と、（Ｍｅ１₂Ｏ₃）_-1-x（Ｍｅ２₂Ｏ₃）_xの組成と、基板ウェハの材料の格子定数と０％〜５％異なる格子定数とを有する単結晶第一酸化物層３を示される順序で含むことを特徴とする半導体ウェハ。 （もっと読む）

【課題】単結晶半導体基板とベース基板の界面に空気層が残ることに起因した、ベース基板から単結晶半導体基板を引き剥がした際に生じる転載不良領域の発生が抑制された、高品位なＳＯＩ基板の作製方法および作製に用いる貼り合わせ装置を提供することを課題とする。
【解決手段】ボンド基板を、ベース基板の設置面に対して傾斜角を持たせた状態で貼り合わせる。これにより、貼り合わせ開始箇所を限定できる。また、ボンド基板の一部が支持台からはみ出し、且つ、支持台からはみ出した部分がベース基板に最も近くなる状態にボンド基板を設置した。これにより、ボンド基板とベース基板の接触箇所下部には支持台がなく、ボンド基板の一部は支持台の端部を支点として支持台から浮かんだ状態となり、ベース基板に近づいた部分から順次貼り合わせが進むため、ボンド基板とベース基板の界面に空気層残りが生じることなく安定した貼り合わせを行うことができる。 （もっと読む）

【課題】ＳＯＩウェハとウェーハ製造設備で使用される搬送ステージと間における静電吸着現象の発生を防止することができるＳＯＩウェーハを提供する。
【解決手段】ＳＯＩウェーハ１は、表面全体にシリコン酸化膜１１が成膜された単結晶シリコンからなる支持基板用半導体ウェーハ１０、支持基板用半導体ウェーハ１０の第１主面に形成された単結晶シリコンからなる活性層２２、及び支持基板用半導体ウェーハ１０の活性層２２が形成された第１主面と対向する第２主面に形成された導電性を有する導電性膜３３を備える。 （もっと読む）

【課題】ＳＯＩウェーハとウェーハ製造設備で使用される搬送ステージと間における静電吸着現象の発生を防止することができるＳＯＩウェーハおよびそのＳＯＩウェーハの製造方法を提供する。
【解決手段】ＳＯＩウェーハ１は、単結晶シリコンからなる支持基板半導体１１と表面に成膜されたシリコン酸化膜１２ｂとを含む支持基板用半導体ウェーハ１０、支持基板用半導体ウェーハ１０の第１主面に形成された単結晶シリコンからなる活性層２０、および支持基板用半導体ウェーハ１０に成膜された一部のシリコン酸化膜１２ｂが除去されて支持基板半導体１１が露出した半導体露出部１３を備える。 （もっと読む）

【課題】表面にＤＺを有する半導体基板において、該ＤＺの有無を判定することを目的の一とする。
【解決手段】表面にＤＺ、内部にＩＧ層を有する半導体基板において、表面再結合速度を１×１０^４ｃｍ／ｓｅｃ以上に調整した第１のサンプルの一次モードのライフタイムτ_１１を測定し、一次モードのライフタイムτ_１１および下記数式を用いて、ＩＧ層のバルクライフタイムτ_ＩＧを求め、第１のサンプルに対して、表面再結合速度を１×１０^２ｃｍ／ｓｅｃ以下に調整した第２のサンプルの一次モードのライフタイムτ_１２を測定し、一次モードのライフタイムτ_１２とＩＧ層のバルクライフタイムτ_ＩＧを比較し、一次モードのライフタイムτ_１２とＩＧ層のバルクライフタイムτ_ＩＧの差が０となったとき、ＤＺが消失したと判定することができる。
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