【課題】キャリア捕獲中心の少ないＳｉＣ半導体素子を提供する。
【解決手段】ｎ型またはｐ型のＳｉＣ基板１１と、ｎ型またはｐ型の少なくとも１つのＳｉＣエピタキシャル層１２、あるいはｎ型またはｐ型の少なくとも１つのイオン注入層１４と、を有し、ｐｎ接合界面付近および伝導度変調層（ベース層）内を除いた、ＳｉＣ基板表面付近、ＳｉＣ基板とＳｉＣエピタキシャル層との界面付近、およびＳｉＣエピタキシャル層の表面付近のうち少なくとも１つの領域１００に、炭素注入層、珪素注入層、水素注入層、またはヘリウム注入層を有し、かつ、炭素原子、珪素原子、水素原子、またはヘリウム原子をイオン注入することで導入した格子間炭素原子をアニーリングにより伝導度変調層内へ拡散させるとともに格子間炭素原子と点欠陥とを結合させることで、電気的に活性な点欠陥が低減された領域を伝導度変調層内に有するＳｉＣバイポーラ型半導体素子。 （もっと読む）

【課題】ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣバイポーラ素子を提供する。
【解決手段】このダイオード素子１によれば、ｐ型のＳｉＣアノード層１２,ｐ型のＳｉＣドリフト層１３とｎ＋型ＳｉＣカソード層１４をｎ型ＳｉＣ基板２１上にエピタキシャル成長により形成してから、ｎ型ＳｉＣ基板２１を除去した。つまり、ｐ型基板に見立てるｐ＋型４Ｈ-ＳｉＣアノード層１２は、エピタキシャル成長により作製するから、バルク成長で作製されるｐ型基板に比べて結晶成長速度が遅く、ｐ型ドーパントであるアルミニウムの濃度を上げても、結晶品質が良くなる。したがって、この結晶品質が良いｐ＋型４Ｈ-ＳｉＣアノード層１２を基板に見立てることができ、ＳｉＣ基板をｐ型とした結晶品質の良いＳｉＣダイオード素子を実現できる。 （もっと読む）

【課題】表面欠陥を低減でき、オン電圧ドリフトを抑制できるバイポーラ半導体素子を提供する。
【解決手段】このＳｉＣ ＧＴＯによれば、メサ状のｐ型アノードエミッタ層５の長側面５Ｂが延在している方向を、〈１１−２０〉方向としたオフ方向から角度φ＝６０°だけ傾斜させた方向とした。これにより、長側面５Ｂは、{０１−１０}面となり、{１１−２０}面である短側面５Ｃに比べて、表面欠陥が入りにくくなる。また、長側面５Ｂの延在方向を、上記オフ方向から角度φ＝６０°だけ傾斜させたことで、長側面５Ｂの延在方向とオフ方向とが一致している場合(φ＝０°)に比べて、メサ状のｐ型アノードエミッタ層５の長側面５Ｂに現れる{０００１}面の層の数を減らすことができて、{０００１}面の層内に入る表面欠陥を減少できる。 （もっと読む）

【課題】耐電圧特性の温度依存性を改善した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】アノード端子Ｔ２に、カソード端子Ｔ１に対して大きな電圧を印加したときに形成される空乏層ＤＬに、Ｎ型半導体領域Ｎ４から到達する電子が増加しないように、Ｎ型半導体領域Ｎ４を、不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａと、高濃度Ｎ型半導体領域Ｎ４ａに比較して不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂとが交互に配置される構成とする。 （もっと読む）

【課題】均一なターンオフ動作をさせ、ターンオフ動作の失敗による素子の破壊を抑制可能な圧接型ＧＴＯサイリスタを提供することを目的とする。
【解決手段】本発明にかかる圧接型ＧＴＯサイリスタは、半導体基体１２と半導体基体１２上に平面視環状に配置されてカソード電極１８を形成するエレメントパターンと、環状の中央近傍において、半導体基体１２上に圧接されたゲート電極３８と、ゲート電極３８の所定方向の側面に接続されたゲートリード４４とを備え、環状の中心位置である第１平面中心Ａが、ゲート電極３８の平面視における中心位置である第２平面中心Ｂに対し、所定方向にずれて位置する。 （もっと読む）

【課題】ドリフト層とドリフト層に隣接する層との界面の応力を低減して、順方向電圧を低く抑えることができるバイポーラ半導体素子を提供する。
【解決手段】このｐｉｎダイオード２０は、ｎ型ＳｉＣドリフト層２３の膜厚の各範囲(３００μｍ以下２００μｍ超)，(２００μｍ以下１００μｍ超)，(１００μｍ以下５０μｍ超)に対応して、ｎ型ＳｉＣバッファ層２２の不純物濃度の各上限値(５×１０^１７ｃｍ^−３）,（７×１０^１７ｃｍ^−３）,（１０×１０^１７ｃｍ^−３）が設定されている。これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。 （もっと読む）

【課題】制御電極による制御能力を向上できるバイポーラ半導体素子を提供する。
【解決手段】このゲートターンオフサイリスタは、隣り合う２列Ｒ１,Ｒ２のメサ型のアノードエミッタ層５の間で列方向に延在している列間の第１のコンタクトホール２０Ｂに形成された第１のゲート端子１５だけでなく、各列Ｒ１,Ｒ２の端側で各列Ｒ１,Ｒ２に沿って列方向に延在している端側の第２,第３のコンタクトホール２０Ｃ,２０Ｄに形成された第２,第３のゲート端子１６,１７を有する。これにより、列間の第１のゲート端子１５と端側の第２,第３のゲート端子１６,１７とでターンオフ時の転流を分担できて、転流の不揃いを抑制できる。 （もっと読む）

【課題】外部圧接電極体と半導体基体との間に形成された空間に異物が混入することを防止しつつ、コーティング体の剥がれを防止することができる圧接型半導体装置を提供する。
【解決手段】半導体基体１の主面の一面及び外部圧接電極体の互いの対向面を半導体基体１の外側から囲むように外部圧接電極体の外周面とコーティング体５との間にまたがって配置され、変形することによりコーティング体５にかかる荷重がコーティング体５を半導体基体１から剥がすのに要する荷重以下となる状態を維持した密閉体２５を備えた。 （もっと読む）

４層ｎｐｎｐ構造、カソード面１１およびアノード面１２があり、ゲート電極４を介してターンオフできるパワー半導体デバイス１。カソード電極２とアノード電極３との間に以下の順で複数の層が配置される。−外側縁によって囲まれ、中央領域がある第１導電型カソード層５、カソード層５はカソード電極２と直接の電気的コンタクトにある，−第２導電型ベース層６，−カソード層５よりも低いドーピング濃度を有する第１導電型ドリフト層７、アノード電極３と電気的コンタクトにある第２導電型アノード層８。ゲート電極４は、カソード面１１上にカソード電極２の横に配置され、ベース層６と電気的コンタクトにある。ベース層６は、カソード層５の中央領域に接触している、連続的な層としての、第１の深さに最大ドーピング濃度がある少なくとも１つの第１の層６１を具備する。第１の層６１よりも高いドーピング濃度を有し、第１の層６１とカソード層５との間に配置され、第１の層６１のほうを向いているカソード層５の外側縁をカバーする第２導電型抵抗減少層１０，１０’，１０’’、この中でカソード層５の外側縁とベース層６との間の接合での抵抗が低減される。 （もっと読む）

【課題】サイリスタのサイズを従来と同じにしたままオン電圧Ｖ_Ｔを低くし、さらに臨界オン電流上昇率ｄｉ／ｄｔを改善したサイリスタを提供することを目的としている。
【解決手段】サイリスタ１００は、表面でアノード電極１に接続されているｐ型半導体層２の上にｐ型半導体層１０１と、ｐ型半導体層１０１内かつｐ型半導体層２上面にｐ型半導体層１０１より不純物濃度の高いｐ型半導体層１０３と、ｐ型半導体層１０１内かつｐ型半導体層２上面かつｐ型半導体層１０３の間にｐ型半導体層１０２より不純物濃度の高いｐ型半導体層１０４と、ｐ型半導体層１０１上面にｎ型半導体層４と、ｎ型半導体層４内に、ｐ型半導体層６と、ｐ型半導体層６内に、表面でカソード電極８に接続されているｎ型半導体層７とゲート電極９に接続されているｐ型半導体層１０とを備える。 （もっと読む）