電気 | 基本的電気素子 | 半導体装置，他に属さない電気的固体装置 | 整流，増幅，発振またはスイッチングに特に適用される半導体装置であり，少なくとも１つの電位障壁または表面障壁を有するもの；少なくとも１つの電位障壁または表面障壁，例．ＰＮ接合空乏層またはキャリア集中層，を有するコンデンサーまたは抵抗器；半導体本体または電極の細部（３１／００〜４７／００，５１／０５が優先；半導体本体または電極以外の細部２３／００；１つの共通基板内または上に形成された複数の固体構成部品からなる装置２７／００ | 半導体装置の型 | 整流，増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの | ユニポーラ装置 | 電界効果トランジスタ | 絶縁ゲートによって生じる電界効果を有するもの | 薄膜トランジスタ

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【課題】高い移動度、大きな電流オン／オフ比を有し、保存安定性に優れた有機トランジスタを提供する。
【解決手段】有機半導体層として下式の化合物を含む有機トランジスタ。


〔Ｘ_１〜Ｘ_６は水素原子、ハロゲン原子、アルキル基、アルコキシ基、アルコキシアルキル基、アルコキシアルコキシ基、アリール基を表し、Ｒ_０およびＲ_００は水素原子、ハロゲン原子、アルキル基、アルコキシ基、アルコキシアルキル基、アルコキシアルコキシ基を表し、Ａ、Ｂ、ＣおよびＤはフェニレン基、チエニレン基、チエノチエニレン基、ナフチレン基、アントリレン基を表し、ａ、ｂ、ｃおよびｄは０、１または２を表す〕

【課題】容易に薄膜トランジスタを作り分けること。
【解決手段】ボトムゲート構造の第１薄膜トランジスタである駆動トランジスタ６と、トップゲート構造の第２薄膜トランジスタであるスイッチトランジスタ５とを形成する際、基板１０と第１絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａを形成する工程と、第２絶縁膜５ｄ上にスイッチトランジスタ５の第２ゲート電極５ａを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、駆動トランジスタ６の第１ゲート電極６ａと、スイッチトランジスタ５の第２ゲート電極５ａを形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分けることを可能にした。

【課題】製造工程を複雑化させることなく、光検出素子および駆動素子において高い特性を示すことが可能な撮像装置、表示撮像装置および電子機器を提供する。
【解決手段】光検出素子３におけるＩ層３２Ｉ（チャネル領域，半導体層）と、ＴＦＴ素子２におけるＩ層２２Ｉ（チャネル領域，半導体層）とにおいて、それらの厚みおよび不純物濃度がそれぞれ互いに略等しくなっている。Ｉ層２２Ｉ，３２Ｉにおける平均トラップ順位密度がそれぞれ、２．０×１０¹⁷（ｃｍ^-3）以下となっている。２種類の半導体層（Ｉ層２２Ｉ，３２Ｉ）を、同一の工程で簡易に形成することができる。また、光検出素子３およびＴＦＴ素子２における特性をそれぞれ、高い値で両立させることができる。

【課題】オン抵抗が低く、スイッチング特性が良好で、順逆両方向で高耐圧が得られる半導体装置を提供する。
【解決手段】第１導電型のエミッタ層と、エミッタ層上に設けられエミッタ層よりも不純物濃度が低い第１導電型半導体層と、第１導電型半導体層上に設けられた第２導電型半導体層と、第２導電型半導体層に接して設けられた第１の主電極と、エミッタ層に接して設けられた第２の主電極と、第２導電型半導体層の表面から第１導電型半導体層に達して形成された複数のトレンチ内にゲート絶縁膜を介して設けられたゲート電極とを備え、第１の主電極とゲート電極とが短絡された状態で、第１の主電極と第２の主電極との間に逆方向電圧が印加されると、隣り合うゲート電極間の第１導電型半導体層内で空乏層がピンチオフするようにゲート電極間の間隔が設定されている。

【課題】 ＦＦＳモードの液晶表示装置において、半透過マスクを用いることなくフォトリソグラフィー工程数を削減することができ、さらに断線を防止することができる薄膜トランジスタアレイ基板、その製造方法、及び液晶表示装置を提供すること
【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、ゲート配線４３を覆うゲート絶縁膜１１上に形成されたソース配線４４と、ゲート絶縁膜１１上に形成され、ドレイン電極５の下のほぼ全面と、ソース電極４の下のほぼ全面と、ソース配線４４の下のほぼ全面と、ゲート電極の対面とに配設された半導体層２と、一部がドレイン電極５の上に直接重なり形成された画素電極６と、ソース電極４及びソース配線４４の上に、画素電極６と同じ層によって直接重なり形成された透明導電パターン６ａと、画素電極６及び透明導電パターン６ａを覆う層間絶縁膜１２上に形成され、画素電極６との間でフリンジ電界を発生させる対向電極８と、を備えるものである。

【課題】半導体電子素子を含む電子装置の微細化、及び低コスト化を実現する。
【解決手段】半導体膜を含む電子素子を複数備える電子装置であって、電子素子の素子間に素子分離領域が存在し、素子分離領域は、バンドギャップが１．９５ｅＶ以上である半導体膜と、絶縁体膜と、素子分離電極と、を含み、素子分離電極は、絶縁体膜によって素子分離領域の半導体膜と隔てられ、電圧が印加されて素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離するための電極であることを特徴とする電子装置。

【課題】互いに異なる形態の薄膜トランジスタを効率よく作ること。
【解決手段】厚さ方向にシリコンの結晶化度が異なる第１領域と第２領域とを有する半導体層を有し、ボトムゲート構造の駆動トランジスタ６と、トップゲート構造のスイッチトランジスタ５とを形成する際、基板１０と第１絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａを形成する工程と、第２絶縁膜１２とパッシベーション膜１４の間にスイッチトランジスタ５の第２ゲート電極５ａを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、駆動トランジスタ６の第１ゲート電極６ａと、スイッチトランジスタ５の第２ゲート電極５ａを形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分ける。

【課題】インターコネクト及びコンタクト用の実装面積が小さい３次元集積回路メモリ用の構造を低製造コストで提供する。
【解決手段】３次元メモリデバイスは、絶縁材料２１，２２，２３，２４で分離され、復号化回路を介してセンスアンプに結合可能なビット線ＢＬ_ｎとして導電材料の複数の帯片の形状をしている。導電材料帯片１１，１２，１３，１４は、スタック横面に側面を有する。ワード線ＷＬ_ｎ，ＷＬ_ｎ＋１の複数の導電線１６，１７は行デコーダに結合でき、複数のスタック上で直交して延びる。導電線は、スタックの表面に共形である。記憶素子は、スタック上の半導体材料帯片の側面と導電線の間の交点の界面領域の多層アレイに設けられる。３次元メモリは、複数層に対する２つの最小線幅のマスクで作られる。半導体材料帯片の端部に階段構造が含まれる。半導体材料帯片に平行な金属層上と、ワード線に平行な上部金属層上にＳＳＬインターコネクトを含む。

【課題】歩留まりの低下を抑制する半導体装置及びその製造方法を提供する。
【解決手段】実施の形態の半導体装置１は、配線２０を有する配線層１１ｂと、配線層１１ｂ上に形成された層間絶縁膜２６と、層間絶縁膜２６上に形成され、上部がシリサイド化されたアモルファスシリコン層２７を有するＴＦＴ１４と、ＴＦＴ１４上に、層間絶縁膜４７を介して形成された配線５０を有する配線層１２ａと、層間絶縁膜４７、アモルファスシリコン層２７及び層間絶縁膜２６を貫通し、第１及び第２の配線を電気的に接続するコンタクトプラグ３２と、を備える。

【課題】互いに異なる形態の薄膜トランジスタを効率よく作り分けること。
【解決手段】厚さ方向にシリコンの結晶化度が異なる第１領域と第２領域とを有する半導体層を有し、ボトムゲート構造の駆動トランジスタ６と、トップゲート構造のスイッチトランジスタ５とを形成する際、基板１０と第１絶縁膜１１の間に駆動トランジスタ６の第１ゲート電極６ａを形成する工程と、第２保護絶縁膜５ｄ上にスイッチトランジスタ５の第２ゲート電極５ａを形成する工程を別工程にし、それ以外の薄膜トランジスタの構成を共通の工程によって形成する。こうして、駆動トランジスタ６の第１ゲート電極６ａと、スイッチトランジスタ５の第２ゲート電極５ａを形成する以外の工程を共通の製造工程とする製造方法によって、駆動トランジスタ６とスイッチトランジスタ５を作り分ける。

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