【課題】クリティカル・ディメンションの変動に鈍感であり且つ高速なメモリプログラミング方法等を提供する。
【解決手段】メモリの複数のメモリセルの夫々は、ウェルと、ソース及びドレイン領域と、記憶レイヤと、ゲートとを有する。メモリセルはマトリクス状である。同じ列ドレイン領域は同じビットラインへ接続し、同じ行ゲートは同じワードラインへ接続し、同じ列ソース領域は同じソースラインへ接続する。メモリは、いずれかのメモリセルへ電気的に接続されたワードラインへ第１の電圧を印加し、そのメモリセルへ電気的に接続されたビットラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第２の電圧を印加し、そのメモリセルへ電気的に接続されたソースラインへ少なくともプログラミング閾値だけ第１の電圧と異なる第３の電圧を印加し、複数のメモリセルへ基板電圧を印加することによって、プログラミングされる。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。
【解決手段】酸化物半導体層、第１の導電層及び第２の導電層の積層によって構成されるソース電極層又はドレイン電極層、ゲート絶縁層、及びゲート電極層が順に積層されたコプレナー型のトランジスタにおいて、該ゲート電極層は、該第１の導電層と該ゲート絶縁層を介して重畳し、該第２の導電層と前記ゲート絶縁層を介して非重畳とする。 （もっと読む）

【課題】プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中に高アスペクト比のフィーチャをエッチングするための方法を提供する。
【解決手段】プラズマ処理室に主エッチングガスが流入される。第１の圧力を提供しながら、主エッチングガスがプラズマにされる。２０℃未満のウェハ温度が維持される。プラズマにより上記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、第１の圧力よりも低い第２の圧力まで圧力を降下させる。上記複数の二重層のうち第１の複数の組がエッチングされた後に、主エッチングガスの流入を停止させる。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１のメモリセル領域に形成された選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５を形成した後、メモリマットのゲート長方向の最も外側（ダミーセル領域）に位置する選択ゲート電極ＣＧの上部の酸化シリコン膜２４および窒化シリコン膜２５を除去することにより、メモリマットの端部を覆う下層レジスト膜１２の段差をなだらかにし、下層レジスト膜１２の上に形成されるレジスト中間層１３の厚さの均一性を向上させ、局所的な薄膜化または消失を防止する。 （もっと読む）

【課題】トランジスタのオン特性を向上させて、半導体装置の高速応答、高速駆動を実現する際に、信頼性の高い構成を提供する。
【解決手段】ソース電極層４０５ａ及びドレイン電極層４０５ｂの端部と、ゲート電極層４０１の端部とを重畳させ、更に酸化物半導体層４０３のチャネル形成領域となる領域に対して、ゲート電極層４０１を確実に重畳させることで、トランジスタのオン特性を向上させる。また、絶縁層４９１中に埋め込み導電層を形成し、埋め込み導電層４８１ａ，４８１ｂと、ソース電極層４０５ａ及びドレイン電極層４０５ｂとの接触面積を大きくとることで、トランジスタのコンタクト抵抗を低減する。ゲート絶縁層４０２のカバレッジ不良を抑制することで、酸化物半導体層４０３を薄膜化し、トランジスタの微細化を実現する。 （もっと読む）

【課題】配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【解決手段】微結晶である第１の導電性微粒子を含む微結晶層２２と、微結晶層２２を挟むトンネル絶縁膜２１、２３とを有する第１の二重トンネル接合構造と、微結晶である第２の導電性微粒子を含む微結晶層２６と、微結晶層２６を挟むトンネル絶縁膜２５、２７とを有する第２の二重トンネル接合構造と、第１の二重トンネル接合構造と第２の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、第１の二重トンネル接合構造、電荷蓄積層、及び第２の二重トンネル接合構造を挟む第１、第２の導電層とを備える。第１の導電性微粒子の平均粒径は、第２の導電性微粒子の平均粒径と異なっている。 （もっと読む）

【課題】シリコン表面のプラズマ酸化により、界面準位密度が低くリーク電流の少ない高品質な酸化膜をシリコン表面上に形成する。
【解決手段】
酸化膜の形成方法は、ＫｒとＯ_２の混合ガス中にプラズマを形成することにより原子状酸素Ｏ＊を発生させ、前記原子状酸素Ｏ＊によりシリコン表面をプラズマ酸化するプラズマ酸化工程を含み、前記プラズマ酸化工程は、８００〜１２００ｍＴｏｒｒの圧力範囲において実行される。 （もっと読む）

【課題】半導体装置の特性を損なうことがない半導体装置およびその作製方法を提供する。
【解決手段】酸化物半導体層を含むトランジスタ（半導体装置）において、電極層を酸化物半導体層の下部に接して形成し、不純物を添加する処理により酸化物半導体層に自己整合的にチャネル形成領域と、チャネル形成領域を挟むように一対の低抵抗領域を形成する。また、電極層および低抵抗領域と電気的に接続する配線層を絶縁層の開口を介して設ける。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】
実施形態は、ゲート配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【解決手段】
本実施形態の半導体装置の製造方法は、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。 （もっと読む）