国際特許分類[H01L29/80]の内容
電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 整流,増幅,発振またはスイッチングに特に適用される半導体装置であり,少なくとも1つの電位障壁または表面障壁を有するもの;少なくとも1つの電位障壁または表面障壁,例.PN接合空乏層またはキャリア集中層,を有するコンデンサーまたは抵抗器;半導体本体または電極の細部(31/00〜47/00,51/05が優先;半導体本体または電極以外の細部23/00;1つの共通基板内または上に形成された複数の固体構成部品からなる装置27/00 (54,759) | 半導体装置の型 (42,689) | 整流,増幅またはスイッチされる電流を流さない電極に電流のみまたは電位のみを与えることにより制御できるもの (37,192) | ユニポーラ装置 (34,588) | 電界効果トランジスタ (34,488) | PN接合ゲートまたは他の整流接合ゲートによって生じる電界効果を有するもの (3,053)
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PN接合ゲートを有するもの (358)
ショットキーゲートを有するもの (2,351)
国際特許分類[H01L29/80]に分類される特許
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テラヘルツ波素子
【課題】テラヘルツ波を発生又は検出するテラヘルツ波素子において、単色性が良いテラヘルツ波を効率良く出射する。
【解決手段】テラヘルツ波素子は、基板101の上に形成された第1の半導体層102と、第1の半導体層102の上に形成された第2の半導体層104と、第2の半導体層104の上に形成されたゲート電極106と、第2の半導体層104の上にゲート電極106を挟んで対向するように形成されたソース電極107及びドレイン電極108と、第2の半導体層104の上におけるゲート電極106とソース電極107との間及びゲート電極106とドレイン電極108との間に形成され、複数の金属膜109が周期的に配置された周期構造を有する周期金属膜109A,109Bと、ゲート電極106及び複数の金属膜109の上方に配置された第1のミラー111と、基板101の下に形成された第2のミラー112とを備えている。
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電気化学素子および電気化学素子を用いた相補型回路
【課題】従来の電気化学素子とは逆極性でオンオフ動作を行うイオン移動型電気化学素子を提供する。この素子を従来型の電気化学素子とを組合せれば、低消費電力の相補型回路を構成できる。
【解決手段】イオン拡散材料として使用する酸化タンタルを挟んで一方にゲート電極を配置し、もう一方に絶縁物材料によって隔てられたソース電極とドレイン電極を配置する。このとき、ソース・ドレイン電極間の電気的接続を実現するゲート電圧(オン電圧)がオフ状態を実現するゲート電圧(オフ電圧)よりも低い電気化学素子が得られる。
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半導体素子の検査方法及び半導体検査装置
【課題】電界効果トランジスタにおける電流コラプスの発生の有無を迅速に判定する。
【解決手段】電界効果トランジスタ101をオン状態にするとともに、電界効果トランジスタ101のドレインに第1電圧を印加した状態において、電界効果トランジスタ101の第1オン抵抗を算出する第1の工程と、電界効果トランジスタ101をオフ状態にし、前記第1電圧よりも大きい第2電圧を、電界効果トランジスタ101のドレインに印加する第2の工程と、電界効果トランジスタ101をオン状態にするとともに、電界効果トランジスタ101のドレインに前記第2電圧を印加した状態において、電界効果トランジスタ101の第2オン抵抗を算出する。
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エピタキシャル基板のシート抵抗評価方法
【課題】下地基板の導電性を問わずに非破壊でHEMT構造のシート抵抗を評価する方法を提供する。
【解決手段】HEMT構造を備えるエピタキシャル基板のシート抵抗評価方法が、障壁層におけるIII族元素の組成比を除いて評価対象エピタキシャル基板と同一の構造を有する複数のエピタキシャル基板のそれぞれについてフォトルミネッセンス測定を行い、得られたスペクトルからバンド端ピーク強度値を取得する第1予備測定工程と、複数のエピタキシャル基板のそれぞれについてシート抵抗値を測定する第2予備測定工程と、取得したバンド端ピーク強度値とシート抵抗値とから検量線を作成する検量線作成工程と、評価対象エピタキシャル基板についてフォトルミネッセンス測定を行ってバンド端ピーク強度値を取得する実測工程と、得られたバンド端ピーク強度値と検量線とに基づいて評価対象エピタキシャル基板のシート抵抗値を算出する工程と、を備える。
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半導体装置の製造方法
【課題】 ピンチオフ特性を改善しまたはチャネル層の移動度を向上させ電気的特性の良好な半導体装置の製造方法を提供すること。
【解決手段】基板10上にGaN系半導体層20を形成する工程と、前記GaN系半導体層に開口部28を形成する工程と、前記開口部の側面に電子走行層22および電子供給層26を形成する工程と、前記電子供給層の前記開口部側の側面にゲート電極32を形成する工程と、前記GaN系半導体層上にソース電極30を形成する工程と、前記GaN系半導体層の前記ソース電極と相対する面に接続するドレイン電極34を形成する工程と、を具備する半導体装置の製造方法。
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半導体装置およびその製造方法
【課題】低いオン抵抗を得ながら、優れた耐圧性能を持つ、縦型の半導体装置およびその製造方法を提供する。
【解決手段】開口部28はn−型GaNドリフト層4にまで届いており、開口部の壁面を覆うように位置する再成長層27と、p型GaNバリア層6と、ゲート電極Gと、ソース電極Sとを備え、チャネルが電子走行層22内の電子供給層26との界面に生じる二次元電子ガスにより形成され、p型GaNバリア層6がGaN系積層体15の表層をなし、かつソース電極Sが、再成長層27およびp型GaNバリア層6に接して位置することを特徴とする。
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半導体装置およびその製造方法
【課題】 p型GaNバリア層の電位を確実に固定することでピンチオフ特性、耐圧性能の向上を安定して得ることができる縦型の半導体装置を提供する。
【解決手段】 GaN系積層体15に開口部28が設けられており、開口部の壁面を覆うように位置するチャネルを含む再成長層27と、ソース電極Sとオーミック接触するn+型ソース層8と、p型GaNバリア層6と、その間に位置するp+型GaN補助層7とを含み、p型GaNバリア6の電位をソース電位に固定するために、p+型GaN補助層7が、n+型ソース層8とトンネル接合を形成することを特徴とする。
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半導体装置およびその製造方法
【課題】 縦型GaN系半導体装置において、p型GaNバリア層による耐圧性能の向上を得ながら、オン抵抗を低くできる半導体装置を提供する。
【解決手段】 開口部28壁面に位置するチャネルを含む再成長層27と、端面が被覆されるp型バリア層6と、p型バリア層上に接するソース層7と、再成長層の上に位置するゲート電極Gと、開口部の周囲に位置するソース電極Sとを備え、ソース層が超格子構造で構成され、該超格子構造が、p型バリア層よりも小さい格子定数を持つ第1の層(a層)と、該第1の層よりも格子定数が大きい第2の層(b層)との積層体である、ことを特徴とする。
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接合型電界効果トランジスタを備えた半導体装置およびその製造方法
【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたJFETを有する半導体装置を提供する。
【解決手段】埋込ゲート層10とゲート配線12との電気的な接続をトレンチ13内に形成したp+型コンタクト埋込層14によって行うようにする。これにより、p+型コンタクト埋込層14のみしか配置されないトレンチ13の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層10とゲート配線12とのコンタクト構造をより微細化できる構造としたJFETを有する半導体装置とすることが可能となる。
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電界効果トランジスタ及びその製造方法
【課題】低オン抵抗の電界効果トランジスタを低コストで実現する。
【解決手段】電界効果トランジスタは、第一導電型の半導体基体であるN+型SiC基板2及びN-型ドレイン領域1と、N+型SiC基板2の第一主面側に、P型ウエル領域3とN+型ソース領域5とゲート電極7とを有する。N-型ドレイン領域1中に、N-型ドレイン領域1とはバンドギャップの異なるP+型ポリシリコンで形成され、第一主面から第二主面へ向かって伸びる柱状のヘテロ半導体領域4が、間隔を置いて並んで複数形成されている。ゲート電極7直下にチャネル領域が形成されないときに、N-型ドレイン領域1がヘテロ半導体領域4と接することによりN-型ドレイン領域1の全域が空乏化される。
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