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国際特許分類[H01L29/86]の内容

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国際特許分類[H01L29/86]に分類される特許

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【課題】ヘテロ接合を利用した新規な保護素子を提供すること。
【解決手段】 半導体装置10の保護部36は、配線下層11Bと、配線下層11Bとは異なるバンドギャップを有する配線上層13を有している。配線上層13は、第1部位41と中間部位43と第2部位45を含んでいる。配線上層13と配線下層11Bの接合面に形成される2次元電子ガス層が、第1部位41と中間部位43の間で分離されており、第2部位45と中間部位43の間で分離されている。第1部位41と配線下層11Bの接合面に形成される2次元電子ガスが、ドレイン電極21に電気的に接続されている。第2部位45と配線下層11Bの接合面に形成される2次元電子ガスが、ソース電極28に電気的に接続されている。中間部位43と配線下層11Bの接合面に形成される2次元電子ガスが、ゲート電極25に電気的に接続されている。 (もっと読む)


【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、N+(P+)型基板上にN−(P−)型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、P+(N+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのP+(N+)型領域を、N+(P+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのN+(P+)型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。 (もっと読む)


【課題】Ta−W系スパッタリングターゲットにおいて、面内の抵抗ばらつきが小さいと共に、下地膜との密着力に優れたTa−W合金膜を再現性よく得ることを可能にする。
【解決手段】Ta−W系スパッタリングターゲットは、0.05〜2質量%の範囲のWを含有し、残部が実質的にTaからなると共に、ターゲット全体としてのW含有量のばらつきが±20%以内とされている。このようなTa−W系スパッタリングターゲットを用いて成膜したTa−W合金膜は、例えばTFD素子1の第1の電極3に適用される。TFD素子1は第1の電極3/陽極酸化膜4/第2の電極5によるMIM構造を有し、液晶表示装置のスイッチング素子等に適用される。 (もっと読む)


【課題】金属電極/半導体層/金属電極または金属電極/絶縁体層/金属電極の積層構造を有した双方向ダイオードにおいて、オン/オフ電流比を向上させることができる構造および、その製造方法を提供すること。
【解決手段】上に向かって凸型の形状を有する下部電極203を形成する工程と、その上に堆積表面の角度に対して堆積レートが異なる成膜法を用いて半導体層または絶縁体層202を形成する工程と、その上に上部電極201を形成する工程と、を備えることを特徴とする。
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン/オフ電流比を向上させることができる。 (もっと読む)


【課題】共役系高分子を活性層とする電子素子であって工業的製造が容易でかつキャリア移動度等の特性の高い電子素子を提供する。
【解決手段】共役系高分子に接して少なくとも2つの電極が設置されてなる電子素子において、少なくとも2つの電極の間隙において該共役系高分子の主鎖が配向してなり、式(1)で表される該電子素子のホッピング確率係数Zが1を越え10未満であることを特徴とする電子素子。
Z=dmin÷Lmin (1)
〔Lmin:該共役系高分子の数平均分子鎖長、
min:該2つの電極の内の1つの電極の1点と他の電極の1点とを結ぶ線分の長さの内で最小である長さ。〕 (もっと読む)


【課題】流れる電流の大きさのバラツキを抑制するとともに、効率よく製造することが可能な半導体装置を提供すること。
【解決手段】アノード1およびカソード2と、アノード2に導通するドレイン領域およびカソード2に導通するソース領域を有するn型半導体層3と、カソード2に導通するゲート領域を有するp型半導体層4と、を備える定電流ダイオードA1であって、n型半導体層3には、その表面にカソード2が接続され、その裏面にアノード1が接続されており、p型半導体層4は、それぞれがn型半導体層3の表面から裏面に向かって延びる1対の壁部からなる複数の壁部対41aが、n型半導体層3の厚さ方向と直角である方向に配列された構成とされており、n型半導体層3の表面側部分のうち、複数の壁部対41aに挟まれた部分が、上記ソース領域となるn+型半導体層32とされている。 (もっと読む)


歪み補償原子種を置換配列することにより、例えば、SiGe NPN HNTの電子装置(100)へ、その場で添加した歪み補償の準安定化合物基部(107)を電子装置(100)に擬似格子整合を増大し統一するための方法。本発明は歪みSiGe、MOSアプリケーションのSi、垂直薄膜トランジスタ(VTFT)、および様々なその他の電子装置型などの、その他の電子装置の歪み層にも適用する。例えば、GaAs、InP、およびAlGaAsの、SiGe以外の化合物半導体から形成される装置も本願に記載する有益な工程に適している。
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【課題】 下電極、絶縁層および上電極をこの順に積層した構造において下電極の抵抗を低減でき、かつ、電流−電圧の非線形特性における正負の双方向の対称性を向上可能な非線形素子、およびこの非線形素子を用いた電気光学装置を提供すること。
【解決手段】 TFD10において、下電極11は、立方晶系構造の窒化タンタルからなる第1の下電極用薄膜12、立方晶系構造のタンタルからなる第2の下電極用薄膜13、および窒化タンタル(Ta2N)からなる第3の下電極用薄膜14がこの順に積層されてなる。絶縁層15は、下電極11の陽極酸化膜である。上電極16は、窒化タンタル(Ta2N)からなる第1の上電極用薄膜17、および立方晶系構造のタンタルからなる第2の上電極用薄膜18がこの順に積層されてなる。 (もっと読む)


スイッチングの再現性が高く、かつ、オン状態での高い電流値が得られるスイッチング素子を提供する。
このスイッチング素子は、印加される電圧に対して2種類の安定な抵抗値を持つ双安定材料層30が、第1電極層20aと第2電極層20bとの間に薄膜として配置され、双安定材料層30がフラーレン類からなり、電極のうち少なくとも一方が金を含有する電極である。フラーレン類はC60及び/又はC70であることが好ましく、双安定材料層30の厚さが10オングストローム〜100μmであることがより好ましい。 (もっと読む)


【課題】 IGBTのようなMOS型デバイスを気密構造の平型パッケージに実装した半導体装置に関し、内部での縁面放電を皆無にすることを目的とする。
【解決手段】 IGBTチップ1のエミッタ電極が配置された面の外周にはガードリング部2が形成されており、そのガードリング部2を覆うようにして額縁状の絶縁フィルム3が接着されている。この絶縁フィルム3の外形寸法はIGBTチップ1の外形寸法よりも大きく形成され、その外周端部はチップ端面4よりも必ず外側に出るようにしてIGBTチップ1に接着される。これにより、チップ端面4とエミッタ電極との間の縁面距離が延長され、電界強度の影響を緩和することができ、放電耐量が上がる。たとえ絶縁フィルム3に微小な金属粉が乗ったとしても、それによる電界強度の変化はないので、縁面放電が発生することはない。 (もっと読む)


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