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国際特許分類[H01L45/00]の内容

電気 (1,674,590) | 基本的電気素子 (808,144) | 半導体装置,他に属さない電気的固体装置 (445,984) | 電位障壁または表面障壁をもたず,整流,増幅,発振またはスイッチングに特に適用される固体装置,例.誘電体三極素子;オブシンスキー効果装置;それらの装置またはその部品の製造または処理に特に適用される方法または装置 (1,392)

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固体進行波装置

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【課題】メモリセルを高抵抗状態及び低抵抗状態に容易に遷移可能な状態とする半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイにおいては、可変抵抗素子を含むメモリセルが複数の第1配線及び複数の第2配線の交差部に配置される。制御回路は、セットパルス印加動作、及びキュアパルス印加動作を実行する。セットパルス印加動作は、可変抵抗素子を高抵抗状態から低抵抗状態に遷移させるため、可変抵抗素子にセットパルスを印加する。キュアパルス印加動作は、セットパルス印加動作により可変抵抗素子の抵抗値が所定値以下に下がらなければ、可変抵抗素子にキュアパルスを印加する。キュアパルスは、セットパルスの極性と逆の極性を有し、且つセットパルスよりも大きい。 (もっと読む)


【課題】DRAMとReRAMとを混載する場合において、容量素子及び抵抗変化素子の性能を維持しながら製造コストを低減する。
【解決手段】半導体記憶装置は、抵抗変化素子1と容量素子101とを具備している。抵抗変化素子1は、第1深さD1のシリンダー型のMIM構造を有し、抵抗変化型メモリ用である。容量素子101は、第1深さD1よりも深い第2深さD2のシリンダー型のMIM構造を有し、DRAM用である。 (もっと読む)


【課題】非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、選択第1配線に選択第1配線電圧を供給し、非選択第1配線に非選択第1配線電圧を供給する第1配線制御回路と、アクセス対象となるメモリセルに接続された第2配線である選択第2配線に選択第2配線電圧を供給し、その他の第2配線である非選択第2配線に非選択第2配線電圧を供給する第2配線制御回路とを備え、メモリセルは、第1ダイオードのアノード側に第2配線が接続され、第1ダイオードのカソード側に第1配線が接続され、メモリセルアレイは、第2配線制御回路及びメモリセル間の第2配線に挿入され、第2配線制御回路側をアノード、メモリセル側をカソードとする第2ダイオードを有することを特徴とする。 (もっと読む)


【課題】隣接する配線の間におけるリークを抑制することができる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置1は、シリコンを含む基板11と、基板11の上に設けられた複数のメモリセルと、複数のメモリセルの上方に設けられた配線7と、配線7の上に設けられたリーク抑制層8と、前記リーク抑制層8の上方に設けられた層間絶縁膜10と、を備えている。そして、隣接するメモリセルの間、および、隣接する配線7の間には空隙12が形成され、リーク抑制層8の幅寸法は、配線7の幅寸法よりも短いこと、および、隣接するリーク抑制層8の間の寸法は、隣接する配線7の間の寸法よりも長いこと、の少なくともいずれかである。 (もっと読む)


【課題】メサ状構造の抵抗変化素子の外周部の耐圧を増加させることで、低抵抗経路の形成される位置を制御することで電気特性の歩留まりが良く、高集積化可能な抵抗変化素子を提供することを目的とする。
【解決手段】第1の電極と、当該第1の電極の上に形成された抵抗変化層と、当該抵抗変化層の上に形成された第2の電極と、を少なくとも備え、前記抵抗変化層は、遷移金属酸化物を少なくとも含み、前記抵抗変化層の外周部の酸素濃度は、内部の酸素濃度より高いことを特徴とする。 (もっと読む)


【課題】上下2層のメモリセル構成部材を一括して加工してメモリセルを形成する際に、引き出し部でのパターンの撚れを抑制する不揮発性記憶装置を提供する。
【解決手段】実施形態によれば、メモリセル部100は、ワード線WLとビット線BLの交差位置に、ワード線WLとビット線BLに挟持されるようにメモリセルMCが配置されるメモリ層とを有する。コンタクト部110は、メモリセル部100のワード線WLとビット線BLの延在方向に配置される。また、ワード線引き出し部120Wは、メモリセル部100とワード線コンタクトWCとをワード線WLによって接続し、ビット線引き出し部120Bは、メモリセル部100とビット線コンタクトBCとをビット線BLによって接続する。ワード線およびビット線引き出し部120W,120Bを構成するワード線WLとビット線BLの直下のメモリ層に対応する層にダミーパターンDPを備える。 (もっと読む)


【課題】実施形態によれば、工程数削減によるコスト低減を図れる半導体装置の製造方法を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、第2の被加工膜の上に第2の方向に延びる複数の第2の芯材膜であって、第1のスペースを隔てて第1の方向に並んだ第1の配列部と、第1のスペースよりも大きな第2のスペースを第1の方向に隔てて配置された第2の配列部とを有し、第2のスペースがループ部の上に位置する第2の芯材膜を形成する工程と、第2の芯材膜を除去し第2の被加工膜上に第2のスペーサー膜を残す工程と、第2のスペーサー膜をマスクにしたエッチングにより、第1の配列部の下の第2の被加工膜を、第2の方向に延びる第2のラインパターンを含む第2のラインアンドスペースパターンに加工するとともに、第2のスペースの下の第2の被加工膜と、第1の被加工膜のループ部とを除去する工程とを備える。 (もっと読む)


【課題】相変化メモリ材料、デバイスおよび方法を提供する。
【解決手段】Gaと、ランタノイドと、カルコゲニドとからなる化合物に基づく新しい種類の相変化材料を発見した。これにはGaとLaとSからなる化合物(GLS)に加えて、SをO、Se、および/またはTeによって置換した関連化合物が含まれる。またLaを他のランタン系列元素によって置換できる。この種類の材料は低エネルギで切換えられることが実証された。たとえばGLS材料によって、相変化メモリとして標準的なGeSbTe(GST)材料の消去性よりも3〜5dB高い消去性を有する光記録媒体を提供できる。 (もっと読む)


【課題】安定したスイッチング動作を低コストで実行する抵抗変化型不揮発性記憶装置を提供する。
【解決手段】抵抗変化型不揮発性記憶装置は、第1配線3と、第1配線3上に形成された層間絶縁層53と、層間絶縁膜53上に形成された第2配線6と、第1配線3と第2配線6との間に形成された抵抗変化型素子11とを具備する。層間絶縁層53は、第1配線3と第2配線6とに挟まれるように形成され、第1配線3の幅以下の幅を有するホール9を備える。抵抗変化型素子11は、第1配線3と接して、ホール9の底部に形成された下部電極13と、下部電極13上に形成された抵抗変化層12と、抵抗変化層12上に形成された上部電極11とを備える。下部電極13、抵抗変化層12及び上部電極11は、ホール9の内部に形成される。第1配線3は銅を含み、下部電極13、13aはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。 (もっと読む)


【課題】製造工程を簡略化出来る半導体記憶装置の製造方法を提供すること。
【解決手段】実施形態の半導体記憶装置の製造方法は、第1配線層42及び前記第1メモリセル層43〜47をパターニングすることにより、第1方向D1に沿ったストライプ形状の第1構造を第1領域20に形成し、第2構造DM1を第2領域21に形成することと、第1構造及び前記第2構造DM1上に順次形成した第2配線層54及び第2メモリセル層55〜59をパターニングすることにより、第1方向D1と異なる第2方向D2に沿ったストライプ形状を有し、且つ第2領域21における第2構造DM1直上の領域で折り返すパターンを有する第3構造を第1領域20に形成することと、第3構造の折り返す部分における第2配線層54及び第2メモリセル層55〜59、並びにその直下に位置する第1メモリセル層43〜47を除去することとを具備する。 (もっと読む)


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