【課題】消費電流を低減出来る記憶装置及びその製造方法を提供すること。
【解決手段】実施形態の記憶装置は、第１配線１と、第２配線２と、第１メモリセルＭＣとを備える。第１メモリセルＭＣは、第１配線１と第２配線２とが交差する領域に設けられる。第１メモリセルは、第１電極７、第１選択素子３、及び第１絶縁膜４が積層された第１積層構造と、第１抵抗変化層５とを備える。第１選択素子３及び第１抵抗変化層５は、第１配線１と第２配線２との間に直列に電気的に接続される。第１抵抗変化層５は、第１絶縁膜４の側面の一部を被覆し、残りの領域を被覆しないように、第１絶縁膜４の前記側面の一部上に形成される。 （もっと読む）

【課題】微細化されても、ＭＴＪ素子がコンタクトプラグ内のシームまたはボイドの影響を受けることなく、ＭＴＪ素子の特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。複数のセルトランジスタは、半導体基板上に設けられている。コンタクトプラグは、隣接するセルトランジスタ間に埋め込まれ、該隣接するセルトランジスタ間にある拡散層に電気的に接続されている。層間絶縁膜は、複数のコンタクトプラグ間を埋め込む。記憶素子は、コンタクトプラグの上方に設けられておらず、層間絶縁膜の上方に設けられている。側壁膜は、記憶素子の側面の少なくとも一部を被覆し、半導体基板の表面上方から見たときに、コンタクトプラグに重複するように設けられている。下部電極は、記憶素子の底面と層間絶縁膜との間、および、側壁膜とコンタクトプラグとの間に設けられ、記憶素子とコンタクトプラグとを電気的に接続する。 （もっと読む）

【課題】低電流動作に優れると共に良好な保持特性を有する記憶素子および記憶装置を提供する。
【解決手段】本開示の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、第１電極側に設けられた抵抗変化層と、少なくとも１種の金属元素を含むと共に、第２電極側に設けられたイオン源層とを備え、イオン源層は、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素を含むと共に、抵抗変化層側に設けられた第１イオン源層と、第１イオン源層とはカルコゲン元素の含有量が異なると共に、第２電極側に設けられた第２イオン源層とからなる。 （もっと読む）

【課題】配線基板に半導体素子を形成する場合において、配線基板の製造工程数を少なくする。
【解決手段】コア層２００の一面上には、第１配線２３２が設けられている。第１配線２３２上、及びその周囲に位置するコア層２００の一面上には、半導体層２３６が形成されている。第１配線２３２及び半導体層２３６は、半導体素子を形成している。本実施形態において半導体素子は、第１配線２３２をゲート電極としたトランジスタ２３０であり、半導体層２３６と第１配線２３２の間に、ゲート絶縁膜２３４を有している。 （もっと読む）

【課題】低電流動作に優れると共に良好な保持特性を有する記憶素子および記憶装置を提供する。
【解決手段】本開示の記憶素子は、第１電極、記憶層および第２電極をこの順に有し、記憶層は、酸化物を含むと共に、第１電極側に設けられた抵抗変化層と、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうちの少なくとも１種のカルコゲン元素および記憶層内の移動が容易な移動容易元素を含み、第１電極から第２電極に向かって移動容易元素の濃度分布を有する第１層と、記憶層内を移動しにくい移動困難元素を含む第２層とからなる単位イオン源層が少なくとも２層積層され、第２電極側に設けられたイオン源層とを備える。 （もっと読む）

【課題】信頼でき、非常に小型の３次元集積回路メモリ用の構造を低い製造コストで提供する。
【解決手段】３次元アレイは第１の端部と第２の端部を含む２つの端部を有し、第１の端部と第２の端部の一方はビット線ＢＬに接続され、第１の端部と第２の端部の他方はソース線ＣＳＬに接続される不揮発性メモリセルのＮＡＮＤストリングのスタック１４１２、１４１３、１４１４と、ビット線ＢＬ及びソース線ＳＬの一方をメモリセルのストリング１４１２、１４１３、１４１４に接続させるダイオード１４９２を有する。 （もっと読む）

【課題】ＴＡＴの短縮及び製造コストの低下を図る。
【解決手段】実施形態に係わる半導体装置の製造方法は、下地層上にピラーを形成する工程と、ＧＣＩＢ法を用いて、下地層上に、ピラーを覆い、かつ、上面の最も低い部分がピラーの上面よりも下にある絶縁層を形成する工程と、ＣＭＰ法を用いて、絶縁層及びピラーを、絶縁層の上面の最も低い部分まで研磨する工程とを備える。 （もっと読む）

【課題】信頼性を確保しつつ、高速動作を実現することができる半導体装置を提供する。
【解決手段】抵抗変化素子１０を有するメモリセル１１と、メモリセル１１に印加する電圧を制御する制御部８０と、を備え、抵抗変化素子１０は、第１の金属材料を含有する下部電極１４と、第２の金属材料を含有する上部電極１６と、酸素を含有する絶縁膜１２と、を有しており、第１の金属材料は、第２の金属材料よりも規格化酸化物生成エネルギーが大きく、制御部８０は、絶縁膜１２の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極１６に正電圧を印加し、絶縁膜１２の抵抗値を読み出す動作時において下部電極１４に正電圧を印加する。 （もっと読む）

【課題】抵抗変化メモリの製造プロセスにおけるＰＥＰ数を削減する。
【解決手段】実施形態に係わる抵抗変化メモリは、第１の方向及びこれに直交する第２の方向にそれぞれ交互に配置される複数の抵抗変化素子ＭＴＪ及び複数のビアＶ０と、複数の抵抗変化素子ＭＴＪの側壁上に配置される複数の側壁絶縁層ＰＬとを備える。複数の抵抗変化素子ＭＴＪは、一定ピッチで格子状に配置され、複数の側壁絶縁層ＰＬの側壁に垂直な方向の厚さは、複数の側壁絶縁層ＰＬが互いに部分的に接触し、複数の側壁絶縁層ＰＬ間に複数のホールが形成される値に設定される。複数のビアＶ０は、これら複数のホール内に配置される。 （もっと読む）

【課題】遷移金属酸化物を用いた不揮発性メモリにおいて、メモリ抵抗の可逆的な変化を化学的変質によらない、メモリ抵抗変化の繰り返しに材料の劣化が起きにくい、メモリ抵抗変化の繰り返し特性に優れ、メモリ抵抗状態の安定した保持特性を有する抵抗変化型不揮発性メモリ素子を提供する。
【解決手段】抵抗変化型不揮発性メモリ素子として、第一電極２の金属Ｐｔに、欠損があり導電性を有する強誘電酸化物Ｂｉ_1-xＦｅＯ₃３を整流性接合し、さらに第二電極４にオーミック接合して、第一電極と第二電極の間に電圧を印加して、Ｂｉ_1-xＦｅＯ₃層に電気分極反転を起こして安定したメモリ抵抗変化を実現した。 （もっと読む）