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国際特許分類[H03D13/00]の内容

電気 (1,674,590) | 基本電子回路 (63,536) | 一つの搬送波から他の搬送波への変換または変調の復調 (768) | 互いに独立な2つの振動の位相または周波数を比較するための回路 (15)

国際特許分類[H03D13/00]に分類される特許

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【課題】回路規模及び消費電力を抑えることができる位相比較器を提供する。
【解決手段】本発明に係る位相比較器1は、入力信号を受信クロック信号の立ち上がりエッジ及び立ち下がりエッジでサンプリングするADC11と、ADC11の出力とADC11の受信クロック信号の半周期前の出力との差分を算出する第1減算器13と、第1減算器13の半周期前の出力から第1減算器13の出力を減算する第2減算器15と、第2減算器15の出力を半周期毎に符号反転する符号反転器16と、を備える。 (もっと読む)


【課題】入力クロックが停止しても出力クロックの周波数を保持するPLLを用いて、ロジック回路を駆動する方法を提供する。
【解決手段】位相周波数比較回路をPFD主要部と基準クロック停止検出部202Bの二つのモジュールから構成する。基準クロック停止検出部202BはPFD主要部のRS−FFのデータ端子に基準データ信号pfd_in_enを出力する。この基準データ信号pfd_in_enは、基準クロック停止検出部202B内のフリップフロップ202B−1に由来して生成される。このフリップフロップ202B−1は位相比較動作の終了を表すオーバラップ信号overlapをタイミングとし、基準クロックref_clkによってリセットされる。基準クロックref_clkが停止すると、基準データ信号pfd_in_enは「L」のままとなり、結果PFD主要部の動作が停止する。 (もっと読む)


【課題】ローカル周波数の誤差を測定する。
【解決手段】直交復調器10が、RF入力(周波数:fc+Δf)とローカル信号とを乗算する同相乗算器16Iと、RF入力と直交ローカル信号とを乗算する直交乗算器16Qと、ローカル信号出力器12とを有し、ローカル信号の周波数が所定値fcに設定される。直交復調器10におけるローカル信号の周波数の所定値fcに対する周波数誤差ferrを、ローカル周波数誤差測定装置20が測定する。ローカル周波数誤差測定装置20は、同相側A/D変換器24I、直交側A/D変換器24Q、直交復調器10の出力の位相を時間に対応付けて導出する位相特性導出部26と、周波数誤差ferrを導出する周波数誤差導出部28とを備える。しかも、同相側A/D変換器24Iおよび直交側A/D変換器24Qのサンプリング周波数fsを、ΔfまたはΔf/(2n)(ただし、nは正の整数)とする。 (もっと読む)


【課題】本発明は、ジッタ抑制分を加味することなく、ジッタを付加することが出来るジッタ発生装置を実現することを目的にする。
【解決手段】本発明は、一方の入力に基準信号を入力し、他方の入力と位相比較を行い、位相差が閾値未満のとき、位相比較結果を出力しない位相比較器と、この位相比較器の出力を入力とするローパスフィルタと、このローパスフィルタの出力を入力とする電圧制御発振器と、この電圧制御発振器の出力を入力とし、位相比較器の他方の入力に出力する帰還回路と、ローパスフィルタの前後の少なくとも一方に設けられ、ジッタ信号を入力信号に加算し、出力する加算器とを備えたことを特徴とするものである。 (もっと読む)


時間デジタル変換器のフィード回路(20)を、通常動作モードまたは調整モードの間で切り替えることにより、時間デジタル変換のための調整データが得られる。遅延回路入力と、複数のタップとを有する遅延回路(22)は、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを出力する。サンプリングレジスタ(24)は、タップに結合されたデータ入力を有し、クロック入力におけるアクティブ遷移に応じて、データ入力からデータをサンプリングする。通常動作モードでは、フィード回路(20)は、発振回路(10)の発振信号を、遅延回路入力に供給し、基準信号を、サンプリングレジスタ(24)のクロック入力に供給する。調整モードでは、フィード回路(20)は、発振信号によってタイミングが制御された遷移を有する信号を、遅延回路入力とクロック入力の両方に供給する。フィード回路(20)は、遅延回路入力での遷移の後に、クロック回路における第1のアクティブ遷移のタイミングを制御する、発振信号の遷移の選択を提供する。制御回路(28)は、フィード回路を通常動作モードと調整モードの間で切り替え、調整モードにおいて、複数の異なる遷移を選択して第1のアクティブ遷移のタイミングを制御するよう、フィード回路(20)を連続して制御する。制御回路は、結果として生じるデータを、各選択についてサンプリングレジスタ(24)から読み出し、前記データから、発振信号に対する調整データを決定する。
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【課題】2つの信号の位相比較結果を確実に保持できる位相比較器を提供する。
【解決手段】2つの信号CMP、REFの位相を比較して、その位相関係を出力する比較部10と、比較部より出力される位相比較結果を入力信号として受信し信号OUTとして出力するホールド回路30と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Cを出力するホールド信号生成部20とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。 (もっと読む)


【課題】回路の対称性が良く配線長の差異がなく、回路規模が小さい位相比較回路を得る。
【解決手段】第1の信号を90度位相が異なる信号に二分配する第1の90度分配器11と、第1の90度分配器11の0度出力を同相で二分配する第1の同相分配器12と、第2の信号を同相で二分配する第2の同相分配器13と、第2の同相分配器13の出力の一方を90度位相が異なる信号に二分配する第2の90度分配器14と、第1の同相分配器12の出力の一方と第2の90度分配器14の90度出力の位相を比較する第1のミクサ15と、第1の同相分配器12の出力の他方と第2の90度分配器14の0度出力の位相を比較する第2のミクサ16と、第2のミクサ16の出力に基づき第1及び第2の信号が逆相状態かを判定する比較器17と、判定結果に基づき第1のミクサ15の出力を変換するリミタ回路18を備えている。 (もっと読む)


【課題】周波数比較回路を少ない素子数で構成できるようにすると共に、NCLK信号およびMCLK信号等の周波数が一致しているか否かを正しく判定できるようにする。
【解決手段】NCLP信号の分周信号であるNCLP2信号と、MCLP信号の分周信号であるMCLP2信号とを生成する。次に、MCLP2信号がHレベルのときはNCLP信号をアップ信号としてカウントし、MCLP2信号がLレベルのときはNCLP信号をダウン信号としてカウントし、そのカウント値をQN、QN信号で出力する。また、NCLP2信号がHレベルのときはMCLP信号をアップ信号としてカウントし、NCLP2信号がLレベルのときはMCLP信号をダウン信号としてカウントし、そのカウント値をQM、QM信号で出力する。そして、QN、QN、QM、QMの各信号に基づいて、NCLP信号とMCLP信号の各周波数が一致しているか否かを判定する。 (もっと読む)


【課題】高速に周波数切り換えが可能であり、且つ小型でスプリアスを低減することが可能な位相比較回路を提供する。
【解決手段】本発明の一実施形態に係る位相比較回路は、制御回路からの制御信号に基づいて、クロックを分数分周した分数分周信号を生成する分数分周器と、分数分周信号を整数分周した第1の整数分周信号を生成する第1の整数分周器と、基準クロックを整数分周した第2の整数分周信号を生成する第2の整数分周器と、切換信号に基づいて、分数分周信号と第1の整数分周信号とのいずれか一方を選択的に出力する第1の選択回路と、制御回路からの切換信号に基づいて、基準クロックと第2の整数分周信号とのいずれか一方を選択的に出力する第2の選択回路と、第1の選択回路からの出力信号と第2の選択回路からの出力信号との周波数差および位相差を表す比較信号を生成する位相比較器とを備えている。 (もっと読む)


線形位相検出器は、クロック抽出器およびデータ再生器内で使用するために、第1および第2クロック信号(CLKOO,CLK90)を受信して第1および第2制御信号(UP,DOWN)を生成する回路(1,2)を備え、これらの回路は、入力および出力との間の長い経路の長さと多くの動作により大きな遅延を有する(洞察)。これらは、それぞれの回路(1,2)に2つの並列のラッチ(10,11,20,21)と、これらのラッチの出力信号を多重送信するマルチプレクサ(12,22)を与えることにより、より速くさせることが可能である(基本概念)。データ信号は第1回路(1)に供給され、第1回路出力信号は第2回路(2)に供給される。それぞれがまた2つのラッチとマルチプレクサを備える第3および第4回路(3,4)を導入することにより、高速線形位相検出器は、多数のトランジスタから独立した、データ信号におけるゲインを有するように構成されており、これは長所である。それぞれの回路(1,2,3,4)の論理回路(13,23)は、加算器/減算器(5)に結合される。
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