【課題】 出力信号にスパイクノイズが乗ることや、応答速度が遅くなることを防止するレベルシフター回路を提供する。
【解決手段】 第１の高電位と第１の低電位とを電源電位とする第１の電位系の入力信号Ａを受け取り、第１の電位系の信号である第１の信号ＸＡを出力する第１の回路１０と、第２の高電位と第２の低電位とを電源電位とする第２の電位系の、入力信号に応じた出力信号Ｙを生成する第２の回路２０と、入力信号を受け取り、第１の電位系の信号であって入力信号と論理的に等価な第２の信号Ｂを生成するバッファー回路と、を含み、第２の回路は、第２の信号を受け取り、第３の信号ＸＤを出力する初段インバーターと、第１の信号に基づいて、初段インバーターと第２の高電位を供給する電源又は第２の低電位を供給する電源との接続、切断を切り換える初段スイッチと、を含み、第３の信号に基づいて出力信号を生成する。 （もっと読む）

【課題】低電圧動作を実現可能なレベルシフト回路を提供する。
【解決手段】入力電位は、ＧＮＤとＶＤＤとの間で切り替わる。電源端子には、ＶＤＤよりも高いＶＤＤＯが印加される。レベルシフト回路は、クランプ回路と接続制御回路を備える。クランプ回路は、ソースが第１ノードに接続され、ドレインがＰ側出力端子に接続され、ゲートが電源端子に接続された第１ＮＭＯＳトランジスタと、ソースが第１ノードに接続され、ドレインがＮ側出力端子に接続され、ゲートがグランド端子に接続された第１ＰＭＯＳトランジスタと、を備える。入力電位がＧＮＤとＶＤＤの一方の場合、接続制御回路は、Ｐ側出力端子にＶＤＤＯを印加し、且つ、Ｎ側出力端子とグランド端子との間の電気的接続を遮断する。入力電位がＧＮＤとＶＤＤの他方の場合、接続制御回路は、Ｎ側出力端子にＧＮＤを印加し、且つ、Ｐ側出力端子と電源端子との間の電気的接続を遮断する。 （もっと読む）

【課題】容量を充放電させ信号を遅延させる回路の遅延時間の温度依存性を緩和し回路規模の増大を抑制可能とした半導体装置の提供。
【解決手段】互いに異なる電源電圧を与える第１の電源（ＶＤＤ）と第２の電源（ＶＳＳ）の間に直列に接続され、制御電極が共通に接続された第１及び第２のＦＥＴ（Ｍ１１、Ｍ１２）と、前記第１及び第２のＦＥＴの間に接続する第１の回路を有するインバータを備え、前記第１の回路は、互いに並列に接続された第１の抵抗素子（Ｒ１２）と第３のＦＥＴ（Ｍ１３）を備え、前記第１の抵抗素子（Ｒ１２）の抵抗値は正の温度特性を有し、前記第３のＦＥＴ（Ｍ１３）は、その動作範囲に、第３のＦＥＴ（Ｍ１３）の端子間抵抗が、第１の抵抗素子（Ｒ１２）の温度特性と逆極性の負の温度特性を示す領域を含む。 （もっと読む）

【課題】共通データバスを共有する複数のローカルメモリユニットが重複してデータを転送すること、あるいは、複数のローカルメモリユニットに対して重複してデータを転送することを抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルを含む複数のローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞を備える。共通データバスＤＢは、複数のローカルメモリユニットに共有され、複数のローカルメモリユニットからデータを転送し、あるいは、複数のローカルメモリユニットへデータを転送する。タイミングコントローラＴ／Ｃはローカルメモリユニットの単位で配置するのではなく、インターリーブ動作を行なう単位（ローカルメモリユニットＬＭＵ＜０＞〜ＬＭＵ＜７＞のグループ）に対して1つ配置する。これにより読出しデータまたは書込みデータは、共通データバスＤＢにおいて衝突しない。 （もっと読む）

【課題】高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路を提供する。
【解決手段】入力回路は、インバータ、第１パス制御回路、及び第２パス制御回路を備える。インバータの入力は第１ノードに接続される。ターゲット反転電位は、インバータの反転電位よりも高い。第１パス制御回路は、入力電位がターゲット反転電位より低い場合、入力端子と第１ノードとの間の電気的接続を遮断し、入力電位がターゲット反転電位より高い場合、入力端子と第１ノードとを電気的に接続する。第２パス制御回路は、入力電位がターゲット反転電位より低い第２反転電位より低い場合、グランド端子と第１ノードとを電気的に接続し、入力電位が第２反転電位より高い場合、グランド端子と第１ノードとの間の電気的接続を遮断する。 （もっと読む）

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１，１２を直列に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１，２２を直列に接続した第２の回路ブロック２とを備え、少なくとも１つの前記ｐＭＯＳトランジスタ１２のゲート及び／又は少なくとも１つの前記ｎＭＯＳトランジスタ２１のゲートを入力端子Ｖｉｎに接続し、少なくとも１つの他のｐＭＯＳトランジスタ１１のゲート及び／又は少なくとも１つの他のｎＭＯＳトランジスタ２２のゲートに、オン電圧を印加する半導体回路。 （もっと読む）

【課題】小面積化、低コスト化を図ることが可能な半導体装置を提供すること。
【解決手段】制御回路５０は、Ｉ／Ｏ方向レジスタ５から出力される値を信号５０ａとして出力し、信号５０ａに応じて、プルアップ許可レジスタ４から出力される値とＩ／Ｏレジスタ６から出力される値とのいずれかを選択して信号５０ｂとして出力する。ＡＮＤ回路１３は、電源制御部２０から出力される信号２１と制御回路５０から出力される信号５０ａとの論理和を演算して出力する。ＡＮＤ回路１４は、電源制御部２０から出力される信号２１と制御回路５０から出力される信号５０ｂとの論理和を演算して出力する。トライステートバッファ１６は、ＡＮＤ回路１３および１４から出力される値に応じて、電極１９に接続される外部のデバイスを駆動する。したがって、レベル変換（ＡＮＤ）回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となる。 （もっと読む）

【課題】相補の信号によりプルアップバッファ回路とプルダウンバッファ回路を制御し、レベルシフタ関連回路をコンパクトに構成する。
【解決手段】半導体装置１０は、プルアップバッファ回路１００とプルダウンバッファ回路２００を排他的にオン・オフ制御することによりデータ端子ＤＱからデータを出力する。シリアライザ３００は、相補な内部データ信号ＤＴ１／ＤＣ１を出力する。レベルシフタ３７０は、内部データ信号ＤＴ１／ＤＣ１の電圧レベルを変換し、相補な内部データ信号ＤＴ２／ＤＣ２を同時生成する。プルアップバッファ回路１００とプルダウンバッファ回路２００は、この変換後の内部データ信号ＤＴ２／ＤＣ２により制御される。 （もっと読む）

【課題】ＰＶＴ変動に応じて動作駆動力を変更することが可能な、プリエンファシス動作をサポートするデータ出力回路を備える半導体装置を提供する。
【解決手段】インピーダンスコードＰＣＯＤＥ＜０：２＞，ＮＣＯＤＥ＜０：２＞の変動に応じて値が調節されるプリエンファシスコードＥＭ＿ＰＣＯＤＥ＜０：１＞，ＥＭ＿ＮＣＯＤＥ＜０：１＞を生成するコード生成部３６０と、出力データＰ＿ＤＡＴＡ，Ｎ＿ＤＡＴＡを受信してデータ出力パッドＤＱに駆動し、インピーダンスコードに応じて駆動力が調節されるメイン駆動部３１１〜３１３，３２１〜３２３と、出力データを受信してデータ出力パッドに駆動し、プリエンファシスコードに応じて駆動力が調節される補助駆動部３１４〜３１５，３２４〜３２５とを備える。 （もっと読む）