【課題】コンフィグデータ提供に要する処理負荷及び通信帯域の集中を分散できる。
【解決手段】ＦＰＧＡ２１を搭載したプラグインカード１０と、管理テーブル３２を参照して、ネットワーク２に接続された異なるノード３に対してＦＰＧＡ２１のコンフィグデータのダウンロードを要求する主制御カード１３内のＣＰＵ３４とを有する。ＣＰＵ３４は、ダウンロード要求に応じてダウンロード元のノード３から取得されたコンフィグデータを、ＦＰＧＡ制御部２２を通じて、ＦＰＧＡ２１内のメモリ２１Ａに格納する。更に、ＣＰＵ３４は、ＦＰＧＡ２１内のメモリ２１Ａ内のコンフィグデータに基づき、当該ＦＰＧＡ２１に対するコンフィグレーションを実行する。 （もっと読む）

【課題】コンフィギュレーションデータの更新情報を極めて簡素な信号で表現させ得る信号処理ユニットを提供する。
【解決手段】信号処理ユニット１００は、コンフィギュレーションデータの更新情報が周波数信号によって表現され、当該周波数信号がＦＰＧＡから出力される。また、ＣＰＵでは、入力された周波数信号の周波数ｆに基づいて、コンフィギュレーションデータの更新情報を認識する処理を行うこととされる。このため、ＦＰＧＡでは、一つのデータｐｉｎから更新情報に係る信号を出力させることが可能となり、当該ＦＰＧＡに配備される他のデータｐｉｎを有効に利用できる。また、ＣＰＵでは、周波数信号の周波数ｆに基づいて更新情報を特定できるので、パルスエッジ等の間隔を検出することで直ちに更新情報を認識することが可能となる。 （もっと読む）

【課題】ＦＰＧＡ内部回路を動的に書き換えた後の制御に待ち時間を発生させないＦＰＧＡ内部回路変更方法および画像形成装置を提供する。
【解決手段】画像形成装置は、複数のコネクタから受信された信号を検知する検知手段と、検知手段による信号の検知をＡＳＩＣに通知する信号検知通知手段と、信号検知通知手段による信号検知通知を受けたＡＳＩＣにより複数のメモリの何れかから読み出された内部回路の書換情報に基づいて一の内部回路が動作中に他の内部回路を書き換える書換手段と、他の内部回路の書換完了をＡＳＩＣに通知する書換完了通知手段と、書換完了通知手段による書換完了通知と同時に出力切替回路及び出力変更回路を切り替える回路切替手段を備える。 （もっと読む）

【課題】アクセラレータで演算処理される機能に応じてプログラマブルデバイスの構成を適正化することにより、アクセラレータによる演算処理の効率化と省エネを図る。
をする。
【解決手段】コンフィギュレーションデータにより構成又は再構成可能なプログラマブルデバイス２２０を有するアクセラレータ２００を使用して演算処理を実行する情報処理装置であって、コンフィギュレーションデータが機能別に複数格納された領域内から前記演算処理の機能に応じたコンフィギュレーションデータに関する情報を選択するデータ選択部１２０と、前記選択されたコンフィギュレーションデータに関する情報を前記アクセラレータ２００に転送するデータ転送部１２５と、を備える情報処理装置が提供される。 （もっと読む）

【課題】命令コードを格納したフラッシュメモリ等の制御信号をＦＰＧＡ等により生成する論理を実現する場合、ＦＰＧＡのコンフィギュレーションに失敗すると情報処理装置が起動できないという課題があった。
【解決手段】ＦＰＧＡがコンフィギュレーションに失敗した場合は、その成否を通知する信号を入力とする選択信号制御回路がパラレルＥＥＰＲＯＭの選択信号を生成する。これに応じて、プロセッサは、例えば、パラレルＥＥＰＲＯＭに格納されたコンフィギュレーションの失敗をユーザに通知するための命令コードを実行する。 （もっと読む）

【課題】
出力電圧が可変な電源を適用していない場合や電源を複数部品で共有している場合においても、PLDの消費電力を低減することが出来る情報処理回路を提供する。
【解決手段】
再構成可能な論理回路と、回路データを格納する記憶素子とから成る情報処理回路であって、記憶素子に格納された前記回路データは、前記再構成可能な論理回路の製造プロセスを検出するプロセス検出回路データと、前記検出された製造プロセスに応じたタイミング対策を施した複数の再構成用回路データであること特徴とする情報処理回路。 （もっと読む）

【課題】メモリ領域に格納されているコンフィギュレーションデータを直接読み出してコンフィギュレーションを実施するＦＰＧＡのコンフィギュレーションを高い信頼性をもって確実に行えるコンフィギュレーション制御回路、ＦＰＧＡ装置及び方法を提供する。
【解決手段】ＦＲＯＭ１２には、同じ内容のコンフィギュレーションデータが複数個格納されている。信号制御部０８が、ＦＰＧＡ０１にコンフィギュレーションのトリガを与えると、ＦＰＧＡ０１は、ＦＰＧＡ０１がデータの読み出し先として指定するＦＲＯＭ１２の指定領域に格納されているデータを読み出して、コンフィギュレーションを行う。コンフィギュレーションが失敗した場合には、信号制御部０８は、ＦＲＯＭ１２の指定領域を切り替え、ＦＰＧＡ０１がＦＲＯＭ１２の切り替え後の指定領域から別のデータを読み出してコンフィギュレーションするためのトリガをＦＰＧＡ０１に与える。 （もっと読む）

【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】 再構成可能なプログラマブル・デバイスを搭載するアクセラレータと連携して処理を実行する情報処理装置、演算方法およびプログラムを提供すること。
【解決手段】
本発明の情報処理装置１１０は、プログラマブル・デバイス１５０に接続されている。情報処理装置１１０は、各々前記プログラマブル・デバイス上で実現させる機能を定義する構成データが、複数格納される構成データ蓄積手段１２０と、各々対応する構成データによりプログラマブル・デバイス１５０上に実現される機能を利用するソフトウェア・プログラムが、複数格納されるプログラム蓄積手段１１８と、プログラマブル・デバイス１５０に、複数の構成データのうち選択された選択機能に対応する構成データを転送し、構成を要求する構成要求手段１１２とを含む。 （もっと読む）

【課題】性能が向上されたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を提供する。
【解決手段】フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１０３であって、該ＦＰＧＡは、該ＦＰＧＡ内の少なくとも１つの回路に対するプロセス、電圧、および温度の表示を提供するように適合された監視回路のセット１１５と、該少なくとも１つの回路に対するプロセス、電圧、および温度の該表示から該少なくとも１つの回路に対するボディバイアス値の範囲を導出するように適合されたコントローラ１４０と、該少なくとも１つの回路内の少なくとも１つのトランジスターにボディバイアス信号を提供するように適合されたボディバイアス生成器とを含み、該ボディバイアス信号は、該ボディバイアス値の範囲内の値を有する。 （もっと読む）