【課題】消費電力を抑え、占有面積が小さい半導体装置を提供する。
【解決手段】フリップフロップ回路を構成するトランジスタに、チャネルが酸化物半導体に形成されるトランジスタを用いることで、トランジスタ数を低減し、消費電力が少なく、占有面積が小さい分周回路を実現する。また、該分周回路を用いることで、動作が安定し、信頼性の高い半導体装置を実現することができる。 （もっと読む）

【課題】分周回路の動作不良を抑制する。
【解決手段】第１又は第２のクロック信号に従って２×Ｘ個（Ｘは２以上の自然数）のパルス信号を生成して出力するシフトレジスタと、２×Ｘ個のパルス信号に従って、第１のクロック信号の周期のＸ倍の周期である第３のクロック信号となる信号を生成して出力する分周信号出力回路と、を具備し、分周信号出力回路は、ゲートのそれぞれに、２×Ｘ個のパルス信号における１個目乃至Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第１の電圧に設定するか否かを制御するＸ個の第１のトランジスタと、ゲートのそれぞれに、２×Ｘ個のパルス信号におけるＸ＋１個目乃至２×Ｘ個目のパルス信号のうち、互いに異なるパルス信号が入力され、第３のクロック信号となる信号の電圧を第２の電圧に設定するか否かを制御するＸ個の第２のトランジスタと、を備える。 （もっと読む）

【課題】回路規模及び／又は消費電力を従来よりも低減しながら、倍精度の計測を行うカウンター回路を実現する。
【解決手段】このカウンター回路は、計測期間において、クロック信号の立ち上がりエッジに同期してパルス数をカウントすることにより、第１カウント値を生成する第１の回路と、計測期間において、クロック信号の立ち下がりエッジに同期してパルス数をカウントすることにより、第２カウント値を生成する第２の回路と、計測期間におけるクロック信号の立ち上がりエッジと立ち下がりエッジとの前後関係を表すフラグ情報を保持する第３の回路と、フラグ情報に従って第１カウント値及び第２カウント値をデコードすることにより、クロック信号の周期に対して倍精度の計測カウント値を出力する第４の回路とを含む。 （もっと読む）

【課題】無線通信機器等に用いられるＣＭＯＳインバータ型高周波分周器を低消費電流にて実現する。
【解決手段】各々インバータ及び１つ以上のスイッチから構成された第１〜第４のラッチ機能付インバータ４，５，６，７と、第１及び第２のトランス８，９とで分周器を構成する。従来用いていた“２つのインバータを正帰還にして構成されたラッチ”は、不要となり、その代役としてトランス８，９を用いる。 （もっと読む）

【課題】累積加算回路の消費電力を削減すること。
【解決手段】累積加算回路は、加算回路と、カウンタと、クロックゲーティング制御回路とを備える。加算回路は、所定ビットのデータを累積加算し、桁上げが発生した場合に桁上げ信号を活性化する。カウンタは、桁上げ信号が活性化されているときにカウントアップを行い、Ｎビットのカウント値を累積加算結果の上位桁として出力する。カウンタは、カウント値のそれぞれのビットをラッチするＮビットレジスタを備える。桁上げ信号の活性化に応じて値が変化するビットを保持するレジスタは、活性レジスタである。クロックゲーティング制御回路は、加算回路から桁上げ信号を受け取り、且つ、カウンタからカウント値を受け取る。桁上げ信号が活性化された場合、クロックゲーティング制御回路は、カウンタから受け取ったカウント値を参照することによって、活性レジスタへのクロック供給だけを活性化し、それ以外のクロック供給を非活性化する。 （もっと読む）

【課題】本発明は、周期が変化する入力パルス列を分周し、分周したパルス列のジッタをできるだけ抑制することにある。
【解決手段】分周装置１は、第１変数および第２変数が互いに異なる正の整数をとり、第１変数に対する第２変数の比で表わされる分周比で入力パルスを分周可能な分周装置であって、入力パルスの周期にわたって、一定の周波数を持つ基準クロックをカウントするカウンタ回路（１２）と、カウンタ回路によって得られた第１カウント値を第１変数が示す値に分割する演算を行うと共に、基準クロックのカウントを開始し、当該カウントによる第２カウント値が第１カウント値を分割した値に達する度に、一のパルスを出力する演算出力回路（１３、１４）と、演算出力回路の出力パルス列を第２変数が示す値で分周したパルスを出力する分周回路（１５）と、を有する。 （もっと読む）

【課題】カウンタ回路、これを含む装置及びカウンティング方法を提供すること。
【解決手段】
カウンタ回路はバッファ部及びリップルカウンタを含む。バッファ部はカウンティング動作の終了時点から少なくとも１つの入力クロック信号をラッチして少なくとも１つの下位ビット信号を発生する。リッブルカウンタは下位ビット信号のうち１つに相応するラッチ出力信号に応答して順次にトグリング（ｔｏｇｇｌｉｎｇ）する上位ビット信号を発生する。カウンタ回路は入力クロック信号のサイクル周期ごとに２回以上のカウンティングを遂行して向上した動作速度及び動作マージンを有し、ビット信号のトグリング回数を減らし消費電力を低減する。 （もっと読む）

【課題】デジタル論理回路で扱い易く、回路の実装面積を小さくすることができるカウンタ回路、及びその方法を提供する。
【解決手段】カウンタ回路であって、複数のフリップフロップ回路と、自身に入力される入力信号、ロー信号、及びハイ信号のうち、何れか１つを選択して出力する複数のスイッチ回路とを交互に接続する。第１のパルス列と第２のパルス列のパルス数をカウントする期間の場合は、前記入力信号を出力するようにスイッチ回路を制御する。第１のパルスから第２のパルスに切り替わる場合は、ロー信号を出力してからハイ信号を出力するようにスイッチ回路を制御することで、現在のカウント値を１の補数に変換させる。第２のパルス列をカウントする期間に入ると、１パルスをカウンタ回路に入力させることで、２の補数に変換してから第２のパルス列のパルス数をカウントする。 （もっと読む）

【課題】分周器としての性能を確保しつつ、消費電流を削減できる分周器の提供。
【解決手段】この発明は、分周回路１０、３０、５０を直列接続したものであり、分周器の全体の消費電流を削減するために、分周回路１０、３０、５０を、低電位側の第１グループＧ１と高電位側の第２グループＧ２とに分割させている。第１グループＧ１に属する分周回路１０の低電位側の電源端子１７は、低電位の電源ＶＳＳに接続されている。また、第２グループＧ２に属する分周回路３０、５０の高電位側の電源端子３６、５６は、高電位の電源ＶＤＤに接続されている。さらに、分周回路１０の高電位側の電源端子１６は、分周回路３０、５０の低電位側の電源端子３７、５７に接続されている。 （もっと読む）

【課題】周波数の即時調整が可能な節電型トリガー制御装置及びその方法を提供する。
【解決手段】本発明に係る装置は、少なくとも２つの信号入力端を有する信号制御ユニットと、計数制御ユニットと、クロック生成器と、からなる。２つの信号入力端はそれぞれ、トリガー回数を受信し、その後対応する回数の周波数逓増トリガー信号又は周波数逓減トリガー信号を生成する。計数制御ユニットにより受信した周波数逓増トリガー信号及び周波数逓減トリガー信号を計数する。クロック生成器により計数した周波数逓増トリガー信号又は周波数逓減トリガー信号の回数に基づき、出力周波数を線形逓増又は逓減する。本発明の装置は更に、電源コントローラーを有し、出力電圧を調整する。本発明は、システムのいかなる状態下でも、外部の制御により即時にシステムの周波数／電圧を線形調整でき、節電目的が達成される。 （もっと読む）