【課題】シュミットトリガー回路と同様な機能を有し、シュミットトリガー回路と比較して貫通電流を低減する。
【解決手段】インバータ回路INV1は、前段回路の回路閾値よりも低い第１の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第１の回路閾値に応じた第１の出力信号を出力する。インバータ回路INV2は、前段回路の回路閾値よりも高い第２の回路閾値を有し、前段回路から出力された入力クロックが入力され、入力クロックの論理状態および第２の回路閾値に応じた第２の出力信号を出力する。スイッチ回路SWは、第１の出力信号および第２の出力信号が入力され、第１の出力信号および第２の出力信号の論理状態が、異なる状態から同じ状態に変化したときに、異なる論理状態に対応した第１の電圧および第２の電圧のいずれか一方を出力クロックとして出力する。 （もっと読む）

【課題】出力回路のＳＳＮ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｎｏｉｓｅ）の振動ノイズの低減を可能とする半導体装置の提供。
【解決手段】第１及び第２の電源線と、前記第１の電源線ＶＤＤＱと前記第２の電源線ＶＳＳＱとの間に配置された出力回路１２と、前記第１の電源線と前記第２の電源線との間に配置されたノイズキャンセル回路１３とを備え、前記ノイズキャンセル回路１３は、前記出力回路の前記出力ノードの論理レベルへの切り替え時に発生する所定の周期で指数関数的に減衰振動する電源ノイズに対して、前記電源に、前記振動から半周期分遅れ、前記振動と逆向きに減衰振動する電源ノイズを発生し、互いに打ち消し合わせる。 （もっと読む）

【課題】動作が安定するとともに、後段に接続されるＣＭＯＳのＬＳＩの安定な動作を実現するデジタル信号入力装置を提供する。
【解決手段】外部から入力された信号を増幅する増幅部と、前記増幅部で増幅された信号を波形整形する波形整形部と、オフセット電圧を保持するコンデンサと、前記波形整形部の出力をハイレベル状態に固定するように、前記コンデンサの充電と放電を制御して前記オフセット電圧を決定する制御部とを備える。 （もっと読む）

本発明は、光電素子の超高速駆動回路において、時間４００ｐｓ以下のエッジを有する電圧矩形波の発生器、ならびに、光電素子の電源端子（１３）に直列に接続するように適合された出力、および、電圧矩形波発生器に接続され、そこで形成される電圧矩形波を受け取る入力を備える制御パルス成形回路（１７）を含み、前記入力端子と前記出力端子の間に、ゼロでない閾値電圧を有する受動整流回路（２２ａ、２２ｂ）からなる第１の分岐（２０）であって、その受動整流回路（２２ａ、２２ｂ）が第１の分岐内において直列をなし、光電素子の前記電源端子（１３）に対して順方向をなす第１の分岐（２０）と、第２の容量性分岐（２１）とが互いに並列につながれていることを特徴とする駆動回路に関する。
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【課題】電気パルスを高効率かつ安全に伝送するパルス伝送線路を提供する。
【解決手段】第１の同軸ケーブル１１６の内部導体１１８の電源側端は、入力ポート１０４の第１の入力端子１０６に接続され、外部導体１２０の電源側端は開放される。内部導体１１８の負荷側端は、コモンモードリアクトル１３６の第１の巻線１３８を経由して出力ポート１１０の第１の出力端子１１２に接続され、外部導体１２０の負荷側端は、第１の抵抗器１３２を経由してグランドに接続される。第２の同軸ケーブル１２２の内部導体１２４の電源側端は、入力ポート１０４の第２の入力端子１０８に接続され、外部導体１２６の電源側端は開放される。内部導体１２４の負荷側端は、コモンモードリアクトル１３６の第２の巻線１４０を経由して出力ポート１１０の第２の出力端子１１４に接続され、外部導体１２６の負荷側端は、第２の抵抗器１３４を経由してグランドに接続される。 （もっと読む）

【課題】パルスの立上がりと立下り遅延時間を独立して調整することのできる遅延回路を備えた信号処理装置を得る。
【解決手段】シリアル接続された複数の信号処理回路と、第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路を備える。 （もっと読む）

【課題】電源電圧のリップルが信号処理回路に及ぼす影響を低減する。
【解決手段】第１信号処理回路１０は、第１信号Ｓ１に所定の信号処理を施し、その特性値に変化を与えて第２信号Ｓ２を出力する。第２信号処理回路１２は、第２信号Ｓ２に所定の信号処理を施し、その特性値に変化を与えて第３信号Ｓ３を出力する。第１、第２スイッチング電源２０、２２はそれぞれ、第１、第２信号処理回路１０、１２に対し電源電圧Ｖｄｄ１、Ｖｄｄ２を供給する。第１信号処理回路１０が第１信号Ｓ１の特性値に与える変化量と、第２信号処理回路１２が第２信号Ｓ２の特性値に与える変化量はそれぞれ、電源電圧Ｖｄｄ１、Ｖｄｄ２に対する依存性を有する。第１、第２スイッチング電源２０、２２の位相はそれぞれ、第１信号Ｓ１の特性値の変化量とその目標値との誤差と、第２信号Ｓ２の特性値の変化量とその目標値との誤差がキャンセルするように設定される。 （もっと読む）

【課題】本発明は、デューティの歪曲を補正したＤＬＬクロックを生成するＤＬＬクロック生成回路を提供する。
【解決手段】本発明のＤＬＬクロック生成回路は、 第１のクロック及び第２のクロックの入力により、第１の内部クロック及び第２の内部クロックを生成し、第１の内部クロックのデューティ比により生成された基準信号に基づき、第１の内部クロック及び第２の内部クロックのデューティを補正するデューティ補正バッファと、デューティ補正バッファに連結しており、第１の内部クロックのイネーブル動作により第１のレベルに遷移され、第２の内部クロックのイネーブル動作により第２のレベルに遷移される、ＤＬＬクロックを生成するエッジトリガー部を含む。 （もっと読む）

【課題】入力されるシステムクロック信号と反転されたシステムクロック信号との交差点と、基準信号とが一致するように調整可能な回路を備えた半導体メモリ装置を提供すること。
【解決手段】このため本発明は、システムクロック信号と反転されたシステムクロック信号との交差点を基準とする第１クロック信号を生成する第１クロック入力部と、システムクロック信号と基準信号との交差点を基準とする第２クロック信号を生成する第２クロック入力部と、反転されたシステムクロック信号と基準信号との交差点を基準とする第３クロック信号を生成する第３クロック入力部と、遅延制御信号に対応して第１クロック信号を遅延させ遅延クロック信号として出力する遅延部と、遅延クロック信号と第２クロック信号との位相差又は遅延クロック信号と第３クロック信号との位相差に対応して遅延制御信号を出力するクロック遅延調整部とを備える半導体メモリ装置を提供する。 （もっと読む）

第１の制御電位設定手段（１）は入力信号（ＩＮ）が論理閾値の近傍に達したときに第２の制御電位（Ｎ３）との大小関係が逆転する第１の制御電位（Ｎ２）を生成する。第２の制御電位設定手段（２）は、入力信号（ＩＮ）の変化に応じて入力信号（ＩＮ）と同方向に変化する第２の制御電位（Ｎ３）を生成する。出力手段（３）は、トランジスタ（Ｑ５，Ｑ６）からなり、第１の制御電位（Ｎ２）と第２の制御電位（Ｎ３）とリセット信号（ＲＳＥＴ）とに基づいて所定の電位の出力信号（ＯＵＴ）を生成する。リセット手段（４）は、波形整形回路の動作時にトランジスタ（Ｑ６）をオフにする。
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