【課題】デッドタイム補償前のＰＷＭゲート指令とデッドタイム補償後の相電圧出力との誤差（位相差）を低減することで遅延誤差ＴＤＬＹを短縮する。
【解決手段】デッドタイム補償部３０は、ＰＷＭゲート指令Ｇａｔｅ＿ＵとＰＷＭ出力Ｖｃｅ＿Ｕとの位相差に応じて求めるデッドタイム補償分Ｖｃｍｐ＿ＵでＰＷＭ電圧指令Ｖｃｍｄ＿Ｕの電圧値を増減し、この補償後のＰＷＭ電圧指令Ｖｃｍｄ＿Ｕ’をＰＷＭ波形発生部２０でＰＷＭゲート指令に変換することで、デッドタイム補償前のＰＷＭゲート指令とデッドタイム補償後の相電圧出力との誤差（位相差）を低減する。 （もっと読む）

【課題】リファレンスリークを低減することができ、位相ノイズを抑制することができるＰＬＬ回路を提供する。
【解決手段】切り替え機能付き周波数位相比較器は、入力されるロック検出信号に基づいて、入力される２つの信号の立ち上がりエッジを検出することにより当該２つの信号の位相差を検出する周波数比較と、入力される２つの信号の電圧レベルを検出することにより当該２つの信号の位相差を検出する位相比較とを切り替えて行う。 （もっと読む）

【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器(30)と、第１および第２の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路(50)とを備えている。 （もっと読む）

【課題】検出可能範囲の拡大と分解能の向上とを両立可能なＴＤＣ回路を提供する。
【解決手段】２ｎ個の遅延量の異なる反転遅延素子を直列接続して形成されたループをそれぞれ含む第１の遅延回路および第２の遅延回路に、第１パルス信号駆動回路および第２のパルス信号駆動回路により、第１の遅延回路および第２の遅延回路にそれぞれ検出対象エッジとリセットエッジを有するパルス信号伝搬させる構成を持つバーニアディレイに、第１の遅延回路の反転遅延素子のいずれかと第２の遅延回路の反転遅延素子のいずれかに対して、伝搬されるリセットエッジの入力に対応する論理反転を選択的に遮断する操作をそれぞれ行う遮断回路と、第１の遅延回路および第２の遅延回路に含まれる遮断対象の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作をそれぞれ行うリセット回路とを備える。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】分周クロック信号とクロック信号との位相関係を適応的に制御可能な集積回路を提供する。
【解決手段】集積回路は、第１のクロック信号を分周して第２のクロック信号を生成する分周回路と、第１のクロック信号が伝搬する第１の信号伝搬経路と、第２のクロック信号が伝搬する第２の信号伝搬経路と、第１の信号伝搬経路を伝搬後の第１のクロック信号に第２の信号伝搬経路を伝搬後の第２のクロック信号を少なくとも２回掛け合わせることにより出力信号を生成するミキサ回路と、ミキサ回路の出力信号の直流成分を検出する直流検出回路と、直流検出回路が検出した直流成分に応じて第１の信号伝搬経路及び第２の信号伝搬経路の少なくとも一方の伝搬遅延量を制御する制御回路とを含む。 （もっと読む）

【課題】実動作時における内部クロック信号のジッタ量を検出し、検出したジッタ量を外部で利用可能に出力できる半導体装置を得ること。
【解決手段】クロック生成回路が出力しているクロック信号と、該クロック信号を少なくとも１周期遅延した遅延クロック信号との位相差に基づき前記クロック信号に含まれるジッタ成分を検出するジッタ検出部と、前記検出されたジッタ成分を電圧信号に変換する増幅回路を有する増幅部と、前記変換された電圧信号を外部へ出力するためのジッタ出力端子とを備えたことを特徴とする。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）