【課題】 種々の時間間隔のタイミング信号を低コストで正確に発生させる。
【解決手段】 クロック回路と、クロック信号を入力するカウント回路と、外部から入力する基準タイミング信号を取得し、少なくとも２以上の基準タイミング信号を含む所定の２時点間のカウント回路のカウント値の増分と、該２時点間の時間とを対応させて記録する記憶回路と、カウント回路が所定の２時点間に対応するカウント値だけ増分した時点を中心とする所定の期間に基準タイミング信号を取得し、基準タイミング信号を受信した時点のカウント回路のカウント値を所定の２時点間に対応するカウント値として記録し、所定の２時点間の時間を周期とするタイミング信号をカウント回路のカウント値の増分を契機として発生させ、さらに基準タイミング信号を取得し、基準タイミング信号を取得した時点からカウント値の増分を計数し直す制御手段とを備える。 （もっと読む）

【課題】出力信号の位相を微小に制御することを課題とする。
【解決手段】第１の遅延ラインでは、入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、ＤＬＬ回路では、第２の遅延ラインが、外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加え、第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較し、位相比較器によって比較される遅延信号を外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、第１の遅延ラインおよび第２の遅延ラインの複数の遅延器各々に入力する。 （もっと読む）

【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】本発明はクロックデータリカバリ回路に関し，受信データに同期したクロックを生成し，データのタイミングを調整し，ジッタ特性を改善することを目的とする。
【解決手段】入力データ変化を検出し，パルス生成するデータ変化パルス生成手段とこの信号を平滑化する第１ループフィルタと第２クロック信号の間の位相差信号を生成する位相差信号生成手段と，この信号を平滑化する第２ループフィルタと制御信号生成手段の信号を平滑化する第３ループフィルタと，第１及び第２ループフィルタの信号から制御信号を生成する制御信号生成手段と，位相差信号生成手段の信号に基づき第１クロック信号周期に応じた時間幅の第３クロック信号を供給する高周波ジッタ吸収用クロック生成手段と，第３ループフィルタからの信号の電圧レベルに応じて第１クロック周波数を可変供給する電圧制御発振手段で入力データに同期した第１クロック信号を再生するよう構成する。 （もっと読む）

【課題】高精度にキャリブレーションが可能なバーニア遅延回路を提供する。
【解決手段】リングオシレータ１０は、入力されたバイアス信号ＳｂｉａｓＧに応じた周波数で発振する。バイアス信号調節部１２は、リングオシレータ１０の発振周波数が、所定の基準周波数と一致するように、帰還によりリングオシレータ１０に対するバイアス信号ＳｂｉａｓＧを生成する。個別バイアス回路１４は、Ｎ個の第２可変遅延素子Ｄ２_１〜Ｄ２_Ｎごとに設けられた複数のバイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎを備える。各バイアス回路ＢＩＡＳ_１〜ＢＩＡＳ_Ｎは、バイアス信号Ｓｂｉａｓ２Ａ_１〜Ｓｂｉａｓ２Ａ_Ｎを個別に調節可能に構成される。 （もっと読む）

【課題】クロックに関する設定を簡単に行う。
【解決手段】ＶＣＸＯと、基準周波数とこの基準周波数のクロックをＶＣＸＯに発生させる電圧のレベルである基準レベルとを記憶するメモリと、必要な周波数のクロックを、メモリに記憶されている基準周波数および基準レベルを基準に求められる電圧をＶＣＸＯに与えて発生させるＤ／Ａコンバータ制御部およびＤ／Ａコンバータと、を有する装置において、下記の処理を行う。試験時レベルを適宜変化させながら、各試験時レベルに応じた電圧をＶＣＸＯに与えて試験用クロックを発生させる。試験用クロックを周波数カウンタに出力する。試験用クロックの周波数と目標周波数との差が所定の範囲内であることが周波数カウンタによって確認できたら、メモリに、この試験用クロックがＶＣＸＯによって発生された際の試験時レベルを基準レベルとして記憶させ、この試験用クロックの周波数を基準周波数として記憶させる。 （もっと読む）

【課題】再生クロックのジッタを低減する。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドＶＣＯ３と、フィードバック入力端子にゲーテッドＶＣＯ３の出力クロックが入力され、ゲーテッドＶＣＯ３の出力クロックと同じ周波数の再生クロックを生成するＶＣＯ４と、入力データを遅延させる遅延回路５と、遅延回路５を通過した入力データのデータ識別を再生クロックに基づいて行うフリップフロップ１とを備える。 （もっと読む）

【課題】入力データが交播パターン以外の場合であっても、高速かつ高精度にデューティを検出する。
【解決手段】デューティ検出回路は、入力データＤｉｎとこの入力データＤｉｎに周波数および位相が同期したクロックＣＫとを入力とし、入力データＤｉｎをクロックＣＫに同期してラッチして基準パルス幅を示すパルス信号Ｒｅｆを出力するフリップフロップ１と、入力データＤｉｎの平均電圧レベルとパルス信号Ｒｅｆの平均電圧レベルとの差を、入力データＤｉｎのデューティ１００％からの変動分を示す検出信号Ｏｕｔとして出力する出力回路２とを備える。 （もっと読む）

【課題】簡単な回路で低消費電力で帯域制限された正確な短パルスの発生回路を具現。
【解決手段】起動信号に基づき所定形状のパルスを出力端子から出力するパルス発生回路において、起動信号の位相が変化した時点からから所定量の時間差で位相が順次変化するｎ個の信号（ｎは２以上の整数）を発生するタイミング発生回路１０と、起動信号から発生しようとするパルスの継続時間に相当するパルス幅のパルス幅信号を発生するパルス幅信号発生回路３０と、パルス幅信号の帯域を制限するフィルタ回路１４２，１４３と、所定の電位を供給する第１の電源１４７及び第２の電源１４６と、フィルタ回路１４２，１４３の出力値によってそのインピーダンス値が制御される可変インピーダンス回路１４４，１４５と、ｎ個の信号の少なくとも一部の信号の論理関数値によって出力端子と第１の電源または第２の電源とを可変インピーダンス回路を介して交互に切り替えて接続する。 （もっと読む）

【課題】製造のばらつきや環境変化あるいは入力データのパルス幅歪に対して強い耐性を持つＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、周波数制御信号に応じて発振周波数が制御されかつゲーティング回路２の出力パルスにより発振位相が制御される再生クロックを生成するゲーテッドＶＣＯ３と、入力データを遅延させる遅延回路４と、遅延回路４を通過した入力データのデータ識別を再生クロックに基づいて行うフリップフロップ１とを備える。遅延回路４は、ゲーティング回路２と同じ構成の遅延回路であるレプリカ回路４０と、ゲーテッドＶＣＯ３と同じ構成の遅延回路であるレプリカ回路４１とから構成される。 （もっと読む）