【課題】周波数、位相差が同期された発振器アレーにおいて、構成の簡素化、低コスト化を実現すること。
【解決手段】発振器アレーは、１次元アレー状に接続されたＮ個（Ｎは２以上の自然数）のプッシュプッシュ発振器１と、プッシュプッシュ発振器１間にそれぞれ挿入された（Ｎ−１）個の非対称結合回路２と、によって構成されている。非対称結合回路２は、一方の端子Ａからの信号入力に対する反射特性と、他方の端子Ｂからの信号入力に対する反射特性とが異なる非対称な特性を有した複共振接合回路である。端子Ａから入力される信号は、その信号の大部分を一定の反射係数で反射されて再び端子Ａから出力され、残りの一部分は透過して端子Ｂから出力され、周波数同期を行う。一方、端子Ｂから入力される信号は、反射係数が一定量変化されて反射され、端子Ｂから出力される。 （もっと読む）

【課題】優れた長期安定度を有する高安定発振器を用いた基準信号発振器において、高安定発振器に短時間の障害が発生したときにおいても、継続して安定して基準信号を出力すること。
【解決手段】高安定発振器としてルビジウム発振器やセシウム発振器を用い、これら発振器に比べて長期間の周波数安定度が劣るが、短期間の周波数安定度が高い準安定発振器であるＯＣＸＯをバックアップとして用いる。高安定発振器に異常が発生してからの経過時間と、両発振器の使用の重み付け（利用比率）とを対応させたテーブルを用意し、このテーブルを用いることで、高安定発振器が復帰した後、初めは準安定発振器の発振周波数を１００％利用するが、その後段階的に準安定発振器の使用の重み付け（利用比率）を小さくし、高安定発振器の利用比率を大きくする。 （もっと読む）

【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。
【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 （もっと読む）

【課題】１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路を提供することを課題とする。
【解決手段】１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路（３０１）と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路（３０３）と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、１ユニットインターバルの両端の２個のデータバウンダリを判定するデータバウンダリ判定回路（３０５）と、判定された２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路（３０６）とを有する受信回路が提供される。 （もっと読む）

【課題】従来技術の位相同期回路では、入力クロックの切り替え時において、安定した出力クロックを生成することができないという問題があった。
【解決手段】本発明にかかる位相同期回路は、入力クロックを選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、フィードバッククロックを分周する１／ｎ分周器５と、位相差検出器と、電圧保持回路３０を有する電圧制御発振器１０と、電圧保持回路３１を有する電圧制御発振器１１と、電圧制御発振器１０，１１のうちいずれかの出力を出力クロックとして出力するセレクタ１３と、電圧制御発振器１０，１１のうちいずれかの出力をフィードバッククロックとして出力するセレクタ１２と、備え、保持モードの電圧制御発振器が出力クロックｆｏｕｔを生成し、通常モードの電圧制御発振器がフィードバッククロックを生成している場合に、入力クロックの切り替えが行われる。 （もっと読む）

【課題】従来よりも周波数精度を向上させることができる原子発振器を提供する。
【解決手段】磁場発生部４０は、アルカリ金属原子２０の第１基底準位と第２基底準位にゼーマン分裂を生じさせる磁場を発生させる。周波数制御部５０は、光検出部３０の検出信号３２に基づいて、光源１０が出射する第１の光と第２の光が、順に、複数の所定の磁気量子数の各々に対応する第１基底準位と第２基底準位の間で遷移を引き起こす共鳴光対となるように、所定の切り替えタイミングで第１の光及び第２の光の少なくとも一方の周波数を切り替える。磁場制御部６０は、検出信号３２に基づいて、第１の光と第２の光が、所定の磁気量子数の各々に対応する共鳴光対となるときの第１基底準位と第２基底準位のエネルギー差を特定可能なプロファイル情報を順に取得し、アルカリ金属原子２０にかかる磁場の強度が一定になるように磁場発生部４０が発生させる磁場の強度を制御する。 （もっと読む）

【課題】高速且つ正確にＤＬＬ回路をロックさせる。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ０の論理レベルに基づいてカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が変化しない期間においてはカウンタ回路１３０の更新ピッチを最小ピッチの２倍に設定し、位相判定信号ＰＤ０が変化したことに応答してカウンタ回路１３０の更新ピッチを最小ピッチに設定するピッチ調整回路３００と、を備える。これにより、高速且つ正確にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】 正弦波ＲＯＭテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路を提供する。
【解決手段】 周波数設定データをデータ分離部１で上位ビットと下位ビットに分離し、位相内挿補正値出力部１０が下位ビットの累積によるオーバーフローで補正パラメータ１を出力し、下位ビットの積分値から得られた補正値を補正パラメータ２として出力し、上位ビットのデータに補正パラメータ１を正弦波ＲＯＭアドレス生成部２で加算して積分して正弦波ＲＯＭテーブル５で対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部６で直交成分に補正パラメータ２を乗算し、同相成分との差分を演算することで、位相補正を行うＤＤＳ回路である。 （もっと読む）

【課題】入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａは、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器である。 （もっと読む）

【課題】入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａの駆動力は、ＣＤＲ回路のバースト応答時間が仕様の範囲内で最大となるように予め設定される。 （もっと読む）