【課題】簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。
【解決手段】再生信号の立ち上がり時に検出された位相誤差量が、遅延回路１１５と減算回路１１６に供給される。減算回路１１６は、供給された位相誤差量と一回前に供給された位相誤差量（遅延回路１１５からの出力）とを減算する。この減算結果をもとに、時間軸上における位相誤差量の傾き値Ｋｐ（周波数誤差）が傾き値算出回路１１７にて算出される。同様に、再生信号の立ち下がり時に検出された位相誤差量から傾き値Ｋｎが傾き値算出回路１２０にて算出される。制御回路１２１は、傾き値Ｋｐ，Ｋｎの何れかが閾値を超えると制御信号を出力する。セレクタ１１１は、制御信号が入力されると位相誤差量に替えてグランド信号をＬＰＦ１１２に供給する。 （もっと読む）

位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】 インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】 インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。 （もっと読む）

【課題】 発振器の出力周波数が増減した場合に自動補正を可能として常に出力周波数の精度を一定の範囲内に維持する周波数補正回路を得る。
【解決手段】 発振器２の発振周波数よりも高精度の基準周波数を、発振周波数を分周した分周周期毎に計数するカウンタ５と、発振周波数が正常な時のカウンタの計数値に相当する正常値に対して所定値Ｍを加算した値とカウンタの計数値とを比較して一致したときに発振周波数の減少を示す信号を生成する比較回路７と、正常値に対してＭを減算した値とカウンタの計数値とを比較する比較回路８と、この比較回路８の一致結果に応答してこの一致結果を所定時間マスクするためのマスク信号を生成する単安定マルチバイブレータ１１と、比較回路７の減少を示す信号に応じて発振周波数を減少方向に制御し、マスク信号の非生成時に発振周波数を増加方向に制御する制御回路１２及びＣＰＵ１とを含む。 （もっと読む）

【課題】本発明は、ミキサの数を減らすことで回路面積及び消費電力を縮小し、位相の不整合を抑制することが可能な位相補間器を提供する。
【解決手段】位相差が０度のクロックＤ０を与えられミキサ２個分の遅延量を有するクロックＤ０＋２Ｄｃを出力する２ミキサＭ１１、Ｍ１２、位相差が０度のクロックＤ０と位相差が９０度のクロックＤ９０とを与えられ位相差が４５度の遅延量とミキサ２個分の遅延量とを有するクロックＤ９０＋２Ｄｃを出力するミキサＭ１、Ｍ１３、クロックＤ０、Ｄ９０、Ｄ４５＋２Ｄｃのいずれか２つを用いて位相差が所定角度の遅延量とミキサ２個分の遅延量とを有するクロックを生成して出力する少なくとも１つのミキサを備える。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

【課題】マイコン等の特別な制御回路が不要で、しかも無線送受信回路で使用する周波数に関係なく、スイッチングノイズの影響を無視できるレベルまでスイッチングノイズを軽減することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】アップ／ダウン制御回路１１は、第１クロック信号ＣＬＫＡと第１分周クロック信号ＣＬＫＢ１との周波数を比較する第１周波数比較回路１２と、第１クロック信号ＣＬＫＡと第２分周クロック信号ＣＬＫＢ２との周波数を比較する第２周波数比較回路１３の各出力信号ＵＰ及びＤＯＷＮに応じて、第２クロック信号ＣＬＫＢ２の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、発振回路２に対して、第２クロック信号ＣＬＫＢの周波数制御を行うようにした。 （もっと読む）

【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 （もっと読む）

【課題】本発明は、動作環境が変化しても、遅延ロックの所要時間の増加を防止できる遅延ロックループ回路及びその制御方法を提供する。
【解決手段】本発明は、基準クロック信号を遅延させて出力する遅延ラインと、基準クロック信号と前記遅延ラインの出力信号との位相差を検出して、位相検出信号及び第１の遅延モード判断信号を出力する位相検出部と、位相検出信号及び第２の遅延モード判断信号により、遅延ラインを制御するための遅延制御信号を出力する制御部と、遅延制御信号及び遅延ラインの出力信号により、第１の遅延モード判断信号のエラーを検出し、エラー検出結果により、第２の遅延モード判断信号を出力するエラー判断部を備える。 （もっと読む）

デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）