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国際特許分類[H03L7/06]の内容

電気 (1,674,590) | 基本電子回路 (63,536) | 電子的振動またはパルス発生器の自動制御,起動,同期または安定化 (3,550) | 周波数または位相の自動制御;同期 (3,453) | 周波数または位相ロックループに加えられる基準信号を用いるもの (3,073)

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【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路1は、リング状に連結したm個の遅延素子DUからなるパルス遅延回路10と、各遅延素子DUから順次出力される通過信号P1〜Pmに基づき、基準信号CKIの周期を遅延素子DUでの遅延時間を単位として表した周期データDTを生成する周期測定部20と、除数又は乗数として使用される設定値MNを格納する設定値レジスタ50と、周期データDTに、設定値MNを乗・除してクロック信号の出力周期を表す制御データCDを生成する制御部30と、制御データCDと通過信号P1〜Pmとに基づき、基準信号CKIを分周又は逓倍したクロック信号CKOを出力する出力部40とを備え、実数で表された設定値MNを用いる。 (もっと読む)


1つの態様では、デジタルPLL(DPLL)は、入出力位相の小数部に基づいて動作する。DPLLは、入力位相を得るために少なくとも1つの入力信号を蓄積する。DPLLは、例えばタイムデジタルコンバータ(TDC)を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。DPLLは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、DPLLは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むDPLLは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。 (もっと読む)


【課題】発振信号を出力し、かつ低消費電力化を図ることが可能な半導体装置を提供する。
【解決手段】半導体装置101は、第1の制御電圧に応じた周波数で発振することにより発振信号を出力する電圧制御発振回路5と、電圧制御発振回路5から受けた発振信号の周波数を電圧に変換する周波数/電圧変換回路2と、周波数/電圧変換回路2によって変換された電圧と前回生成した第2の制御電圧との間のレベルを有する新たな第2の制御電圧を生成する制御電圧生成回路11と、第2の制御電圧を積分することにより第1の制御電圧を生成し、第1の制御電圧を電圧制御発振回路5へ出力するアナログ積分回路3とを備える。 (もっと読む)


【課題】ノイズの干渉、PVTの変動、及び頻繁に起こるパワーダウンモードへの進入・脱出など、半導体メモリ素子の最悪の状況でも安定的に動作できる遅延固定ループを提供すること。
【解決手段】遅延固定をなすために、ソースクロックの第1のクロックエッジ及び第2のクロックエッジに対応する第1の遅延クロック及び第2の遅延クロックを生成する遅延固定部と、前記第1の遅延クロックと第2の遅延クロックとの位相差を検出して加重値選択信号を出力する位相検出部と、前記第1の遅延クロックと第2の遅延クロックとの遅延固定時点から予定された期間に獲得した前記加重値選択信号を格納する加重値格納部と、該加重値格納部に格納された加重値選択信号に対応する加重値を反映し、前記第1の遅延クロックの位相と第2の遅延クロックの位相とを混合して遅延固定ループクロックとして出力する位相混合部とを備えることを特徴とする。 (もっと読む)


【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの周波数エラー組み合わせ論理を提供することにある。
【解決手段】 この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも1つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 (もっと読む)


複数のクロック信号を生成するための方法。前記方法は、位相ロックループ(PLL)を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、(所定の数のサイクルにつき)1以上のクロックサイクルを除去する。
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【課題】入力信号のシンボルタイミングを再生するシンボルタイミングリカバリ回路の再生精度を向上させる。
【解決手段】A/D変換器1は、入力信号をクロックCLK1でサンプリングする。FIRフィルタ2は、サンプリングデータからゼロクロス点/データ識別点のデータを生成する。間引き回路3は、クロックCLK2を利用してFIRフィルタ2の出力を間引く。位相比較器4は、間引き回路3の出力信号の位相誤差Δθを検出する。NCO20は、位相誤差Δθを積分して位相信号θを生成する。タップ係数演算部7は、位相信号θに従ってFIRフィルタ2のタップ係数を生成する。NCO20において、位相信号θが「π」を超えたとこには、その位相信号θから「2π+Δθ」を減算する。 (もっと読む)


【課題】 CPUの負荷を軽減することが可能なクロック生成制御回路を提供する。
【解決手段】 本願発明は、発振回路が出力するクロック信号のパルス数を所定期間カウントし、所定期間及び周波数に応じた設定値と等しくなったときにカウント制御信号の出力レベルを切り替えるカウンタと、所定期間を示すタイミング信号とカウント制御信号とのタイミングの誤差を検出し、誤差検出信号を出力する誤差検出回路と、を備え、周波数制御回路は、誤差検出信号に基づいて制御信号を生成することで、上記課題を解決することができる。 (もっと読む)


【課題】 CPUの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 (もっと読む)


【課題】デジタルPLLや周波数シンセサイザなどに使用されるデジタル周波数検出器及びこれを用いたデジタルPLLを提供する。
【解決手段】本デジタル周波数検出器は、第1周波数のハイレベル区間に動作する第1リングオシレータを利用して、第1周波数をデジタル形式の第1周波数情報として出力する第1変換部と、第2周波数のハイレベル区間に動作する第2リングオシレータを利用して、第2周波数をデジタル形式の第2周波数情報として出力する第2変換部と、第1周波数情報及び第2周波数情報の比を演算し、第1周波数に対するデジタル周波数を出力する演算部と、を含む。 (もっと読む)


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