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国際特許分類[H03M7/00]の内容

電気 (1,674,590) | 基本電子回路 (63,536) | 符号化,復号化または符号変換一般 (10,763) | 情報がデジットの所定の順序または数によって表現されている符号から,その同一の情報がデジットの異なる順序または数によって表現されている符号への変換 (3,230)

国際特許分類[H03M7/00]の下位に属する分類

重みづけ符号,すなわち.デジットへ与えられた重みはブロックまたは符号ワード内のそのデジット位置に依存するもの,への変換または重みづけ符号からの変換 (9)
非重みづけ符号への変換または非重みづけ符号からの変換 (136)
ストカステック符号への変換またはストカステック符号からの変換
プログラム可能な構成,すなわち,符号変換器に変換過程を修正するためにオペレーターによる変更が可能である装置を含むもの
圧縮;伸張;不必要なデータの抑圧,例,冗長度の減少 (3,072)

国際特許分類[H03M7/00]に分類される特許

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【課題】 データの確実な読み取りを可能にし、また異常なデータの判別を可能にするデータ変換システムおよびデータ変換方法を提供する。
【解決手段】 10進数で表された数値のデータを、ディジタルのデータに変換する計測器10と、計測器10が変換したディジタルのデータが表す数値の各桁を、所定数のビットから成るビット列で表すための所定コードであって、隣り合う数値に対応するビット列のビットの変化を、ビット列の数より少ない一定値にし、かつ、10進数の最後の数値から最初の数値に変わるときのビットの変化を一定値にした所定コードで表すコード変換装置20およびP/S変換器30と、コード変換装置20およびP/S変換器30から送られた、所定コードで表されたディジタルの数値を受け取ると、この所定コードの数値のデータをBCDコードに変換して、BCDコードの数値を処理するS/P変換器40および制御装置50と、
を備える。 (もっと読む)


【課題】ジッタ耐性を高める。
【解決手段】デコード回路100は、AES/EBU(AudioEngineeringSociety/EuropeanBroadcastingUnion)規格に準拠した2値で遷移するデジタルオーディオ信号をデコードする。ユニットインターバル推定部30は、推定期間の間、デジタルオーディオ信号のエッジ間隔を複数回測定し、統計的処理によりエッジ間隔の単位となるユニットインターバルUIを推定する。エッジ間隔デコード部32は、推定期間に続くデコード期間において、デジタルオーディオ信号のエッジの遷移ごとに、エッジ間隔を取得し、取得したエッジ間隔が、ユニットインターバルUIの何倍かを判定し、判定結果に応じたデコード値decを生成する。シンボル値判定部34は、デコード期間において、エッジ間隔デコード部32により判定されたデコード値decにもとづき、シンボル値を判定する。 (もっと読む)


【課題】回路構成を簡素化するとともに、処理速度を高速にし、又、消費電力を少なくする。
【解決手段】組み合わせ論理回路によって構成される複数のデコードユニット13と、このデコードユニット13の出力を反転させる反転回路16と、一のデコードユニット13の出力信号と、反転回路16によって反転された他のデコードユニット13の出力信号との論理積をとるAND回路14とをそなえるように構成する。 (もっと読む)


アドレスレコーダを提供する。アドレスデコーダは、複数のデコーダ回路を備える。各デコーダ回路は、n−1個の入力を有する第1論理回路を含む第1ステージを有し、n−1個の入力は、各デコーダ回路に送られるn個の入力のサブセットである。各デコーダ回路は、第2論理回路および第3論理回路を含む第2ステージを更に有する。第2論理回路と第3論理回路の両方は、第1論理回路によって供給される出力を受け取る。また、第2論理回路は、nビットの別の1つを受け取り、第3論理回路はその補数を受け取る。第2論理回路と第3論理回路は、それぞれ第2出力と第3出力を供給する。アドレスデコーダは、デコーダ回路の1つの第2出力または第3出力の一方をアサートし、他のデコーダ回路の第2出力または第3出力の両方をディアサートすることによって、複数のアドレス選択出力の1つをアサートするように構成されている。
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【課題】 小占有面積で高速でデコード動作を安定に行なうことのできるデコード回路を実現する。
【解決手段】 多ビット入力データ(DIN)を少なくとも第1のビット群(LBG)および第2のビット群(UBG)に分割し、第1のビット群に従って選択対象信号/電圧群(SIG0−SIGk)各々から、それぞれ第1サブデコード回路(SSD0−SSDk)により、1つの選択対象信号/電圧を選択する。次いで、第2のビット群(UBG)に従って、第1のサブデコード回路より選択された信号/電圧から1つの信号/電圧を選択して出力信号線(4)に伝達する。第2サブデコード回路を、それぞれ、1列のスイッチ列で形成し、1つのスイッチ列のみが導通状態となって出力信号線に、最終的に選択された信号/電圧を伝達する。 (もっと読む)


【課題】 製造が容易で安価な半導体装置を提供する。
【解決手段】 入力パッド16及び出力パッド17をそれぞれ別個に備えるスイッチ(SP3T10,13、SPPT11,12)を複数有し、複数の入力パッド16または出力パッド17の少なくとも一部は、外部で互いに電気的に共通接続されてなる構成を備えている。このように入力パッド16または出力パッド17の少なくとも一部を、外部で電気的に共通接続することで、その半導体装置が搭載される装置の仕様に応じたスイッチ構成とすることができる。従って、製造が容易で安価となる。 (もっと読む)


【課題】 アナログ回路を必要とせず、構成の簡単なバイフェーズ信号デコード装置及び信号デコード方法を提供する。
【解決手段】 バイフェーズ符号化処理が施された信号を復号して原信号を再生する信号デコード装置において、バイフェーズ信号の極性が変化する毎にその変化時点と変化方向を検出する極性変化検出手段と、所定のクロック信号をカウントして相隣る2つの変化時点の時間間隔を計測して該計測値が所定の閾値を超えたときデータ検出窓パルスを生成する検出窓パルス生成手段と、データ検出窓パルスによりサンプリングされたバイフェーズ信号の極性変化時点と極性変化方向に応じて原信号を再生するデータデコード手段とを設ける。 (もっと読む)


【課題】マーカと区別する判別データの削除および挿入を処理性能の低下を伴わずに処理するデコード装置およびエンコード装置を提供する。
【解決手段】
本発明のデコード装置は、符号化データを保持するメモリと、前記符号化データを比較する比較器と前記符号化データからデータを削除する削除部を持つ第1のデコード回路と、前記第1のデコード回路の出力データを復号化する第2のデコード回路と、復号化されたデータを保持するメモリを備える。 (もっと読む)


【課題】実装面積とノイズ抑圧性能とのトレードオフがあり、設計の自由度が低い。
【解決手段】ダイナミック素子整合(DEM)処理手段を、マスタDEM手段1とN個のスレーブDEM手段2に分ける。マスタDEM手段1は、マルチビットのデジタル入力信号IN0を、所定のDEMアルゴリズムに基づいて複数の出力ノードの配列に対応するパラレルコードC1にエンコードする。N個のスレーブDEM手段2は、それぞれ3以上の出力ノードを備え、マスタDEM手段1からのコードC1を、所定のDEMアルゴリズムに基づいて、3以上の出力ノードの配列に対応し、かつ重み付けが各コードで同じパラレルコードC2にエンコードし、3以上の出力ノードから並列に出力する。 (もっと読む)


オーディオ信号を符号化する際、前記オーディオ信号はまず第1のエンコーダ(12)で符号化され、第1のエンコーダ出力信号を取得する。この第1のエンコーダ出力信号は、ビットストリームに書きこまれる。更に、この出力信号は、デコーダ(18)によって復号化され、復号化オーディオ信号を供給する。前記復号化オーディオ信号と原オーディオ信号とを比較し(22)残差信号を取得する。次に、この残差信号は第2のエンコーダ(26)を介して符号化され、第2のエンコーダ出力信号を取得する。この出力信号もまたビットストリーム(30)に書き込まれる。第1のエンコーダは、第1の時間分解能または第1の周波数分解能を有する。第2のエンコーダは、第2の時間分解能または第2の周波数分解能を有する。高い時間分解能と高い周波数分解能を有するオーディオ信号を各デコーダから取り出すことができるように、第1の分解能は第2の分解能と異なっている。 (もっと読む)


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