サンプリング速度変換装置、及び、復調装置
【課題】入力クロックと異なる周波数のクロックに同期するように、入力データをサンプリング変換して出力できるとともに、出力サンプルデータの誤差を低減できるサンプリング速度変換装置を提供する。
【解決手段】第一クロックに同期して入力されるサンプルデータを第一クロックと異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置５であって、所定クロックをカウントして生成された格納アドレスをグレイコードに変換する符号器５５と、第二クロックに同期して符号器５５の出力を取り込みバイナリコードに変換して前記格納アドレスを生成する復号器５６と、第二クロックに同期して復号器５６の出力値をアドレスとして記憶部５３から読み出した特定の補間係数群をフィルタ係数としてサンプルデータの補間データを演算出力するＦＩＲフィルタ５７を備えている。
【解決手段】第一クロックに同期して入力されるサンプルデータを第一クロックと異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置５であって、所定クロックをカウントして生成された格納アドレスをグレイコードに変換する符号器５５と、第二クロックに同期して符号器５５の出力を取り込みバイナリコードに変換して前記格納アドレスを生成する復号器５６と、第二クロックに同期して復号器５６の出力値をアドレスとして記憶部５３から読み出した特定の補間係数群をフィルタ係数としてサンプルデータの補間データを演算出力するＦＩＲフィルタ５７を備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第一クロックに同期して入力されるサンプルデータを前記第一クロックの周波数とは異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置、及び、サンプリング速度変換装置を備えた復調装置に関する。
【背景技術】
【０００２】
所定の周波数のクロックでサンプリングされたサンプルデータを入力し、異なる周波数のクロックに同期して補間あるいは間引きしたサンプルデータを出力するサンプリング速度変換装置が知られている。例えば、特許文献１には、画素数の異なる画像データを所定の画素数で共通の出力装置に表示する画像処理装置や、複数の画像フォーマットを多重化した放送波を受信し、所定のサイズの画像に変換して表示する受像装置等に用いられるサンプリング速度変換装置が記載されている。
【０００３】
かかるサンプリング速度変換装置の構成例を図１に示す。入力クロックＣＬＫｉｎに同期してサンプリング速度変換装置に入力される入力サンプルデータＳｉｎは、シフトレジスタにより構成されるサンプルデータ蓄積部９１０に蓄積される。
【０００４】
カウンタ９２０は、入力クロックＣＬＫｉｎの周波数を第一逓倍回路９３０にて自然数倍（Ｌ倍）したクロックで、記憶部９４０に格納された補間係数のアドレスをカウントする。
【０００５】
ＦＩＲフィルタ９５０は、入力クロックＣＬＫｉｎの周波数を第一逓倍回路９３０及び第二逓倍回路９６０にて有理数倍（Ｌ／Ｍ倍）した出力クロックＣＬＫｏｕｔに応答して、その時点でカウントされたアドレスに格納される補間係数を用いて、サンプルデータ蓄積部９１０に蓄積された入力サンプルデータＳｉｎを補間し、その補間データを出力サンプルデータＳｏｕｔとして出力する。
【０００６】
かかるサンプリング速度変換装置は、入力前のデータ処理系統と出力後のデータ処理系統とが共通のクロック源を持つ場合に有効に用いられる。
【０００７】
つまり、かかるサンプリング速度変換装置では、入力クロックを外部の共通のクロック源から得て、入力クロックを有理数倍することで出力クロックを得ることにより、出力クロックに同期して出力されるサンプルデータは共通のクロック源の周波数を有理数倍した周波数を持つことになる。即ち、サンプリング速度変換装置は、出力後のデータ処理系統のクロックと同期したサンプリング周波数のサンプルデータを出力することができる。
【特許文献１】特開２００１−２４４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のサンプリング速度変換装置では、入力前のデータ処理系統と出力後のデータ処理系統とが異なるクロック源を持つ場合には、入力クロックの周波数を有理数倍した出力クロックに同期したサンプルデータを出力しても、その出力サンプルデータのサンプリング周波数は出力後のデータ処理系統のクロックに同期していないという問題が生じる。
【０００９】
例えば、放送波を受信して受信信号を変換するＡＤ変換する受信部と、受信部から受け取ったデジタルデータを復調する復調部とを有する放送波受信装置において、受信部と復調部とが異なるクロック源を有するような場合には、受信部のクロックを有理数倍したクロックに同期するようにデジタルデータをサンプリング変換しても、出力データのサンプリング周波数が復調部のクロックに同期しないことになる。
【００１０】
また、図１に示すような従来のサンプリング速度変換装置では、補間係数のアドレスはカウンタ９２０のカウント値によって決定されるが、一般にカウンタでは、カウントアップに応じて、カウント値を示すためのデータビットのうちの複数のデータビットが変化することがあり、しかも各データビットの変化のタイミングが完全に同時であるとは限らない。
【００１１】
そして、図１に示すような従来のサンプリング速度変換装置において、入力前のデータ処理系統と出力後のデータ処理系統とが異なるクロック源を持つ場合、ＦＩＲフィルタ９５０は、カウンタ９２０における各データビットの変化タイミングのずれによって、本来取り込むべきカウント値とは全く違うカウント値を取り込んでしまい、出力したサンプルデータに誤差が発生する虞がある。
【００１２】
このような誤ったカウント値の取り込みは、例えば、ＦＩＲフィルタ９５０が出力クロックによってカウンタ９２０のカウント値を取り込むタイミングと、カウンタ９２０が入力クロックによってカウントアップ（またはカウントダウン）するタイミングとが略同時である場合に発生する。
【００１３】
本発明の目的は、上述した従来の問題点に鑑み、入力クロックとは異なるクロック源から供給される入力クロックの周波数の有理数倍でない周波数を持つクロックに同期するように、入力データをサンプリング変換して出力することができるとともに、出力サンプルデータの誤差を低減することのできるサンプリング速度変換装置、及び、復調装置を提供する点にある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するため、本発明によるサンプリング速度変換装置の特徴構成は、第一クロックに同期して入力されるサンプルデータを前記第一クロックの周波数とは異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置であって、前記サンプルデータを蓄積するサンプルデータ蓄積部と、前記第一クロックの周波数を逓倍して第三クロックを生成する逓倍回路と、複数の補間係数を補間係数群とし、さらに前記補間係数群を複数組持つ記憶部と、前記第三クロックをカウントして前記補間係数群に対応する格納アドレスを生成するバイナリカウンタと、前記バイナリカウンタの出力値をグレイコードに変換する符号器と、前記第二クロックに同期して前記符号器の出力を取り込みバイナリコードに変換して前記格納アドレスを生成する復号器と、前記第二クロックに同期して前記復号器の出力値をアドレスとして前記記憶部から読み出した前記補間係数群をフィルタ係数として前記サンプルデータの補間データを演算出力するＦＩＲフィルタを備えている点にある。
【００１５】
上述の構成によれば、サンプルデータが第一クロック（入力クロック）に同期して入力される一方、ＦＩＲフィルタが、第一クロックの周波数とは異なる周波数の第二クロック（出力クロック）に同期して、サンプルデータの補間データを演算出力するので、出力クロックの周波数が入力クロックの周波数の有理数倍でない場合であっても、出力クロックに同期して補間されたサンプルデータを出力することができる。
【００１６】
また、上述の構成によれば、符号器が、バイナリカウンタの出力をカウントアップ（またはカウントダウン）毎に１ビットしか信号変化しないグレイコードに変換するとともに、復号器が、符号器によってグレイコードに変換されたアドレス情報を取り込む。そのため、第二クロックの入力タイミングによって発生し得るバイナリカウンタの各データビットの変化タイミングのずれは、最大でも１ビットとなり、ＦＩＲフィルタが、本来取り込むべきカウント値と全く違うカウント値を取り込むことがなくなる。その結果、出力サンプルデータの誤差を低減することができる。
【発明の効果】
【００１７】
以上説明した通り、本発明によれば、入力クロックとは異なるクロック源から供給される入力クロックの周波数の有理数倍でない周波数を持つクロックに同期するように、入力データをサンプリング変換して出力することができるとともに、出力サンプルデータの誤差を低減することのできるサンプリング速度変換装置、及び、復調装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００１８】
以下、本発明によるサンプリング速度変換装置、及び、復調装置について説明する。図２は、このサンプリング速度変換装置が適用される車載用放送波受信装置の構成例を示している。この車載用放送波受信装置は、ＡＭ、ＦＭ等のラジオ放送や地上デジタルテレビジョン放送等の複数系統の放送波を受信する車載機器用の放送波受信装置であり、複数のアンテナ１１〜１ｎと、アンテナ装置２と、復調装置３と、伝送ケーブル４とを備えている。
【００１９】
アンテナ装置２は、複数のアンテナ１１〜１ｎの近傍に配置され、複数のアンテナ１１〜１ｎと同軸ケーブル等で接続されている。
【００２０】
また、アンテナ装置２は、信号系統の異なる各アンテナ１１〜１ｎで受信された受信信号を増幅する高周波増幅部２１〜２ｎと、増幅された受信信号にダウンコンバート等の周波数変換を施す周波数変換部２２１〜２２ｎと、周波数変換された受信信号のうち所望の周波数成分を通過させるバンドパスフィルタ２３１〜２３ｎと、入力された受信信号をアナログからデジタルに変換するＡＤ変換部２４１〜２４ｎと、ＡＤ変換された受信デジタル信号を予め設定されたフォーマットに従って多重化し、多重化した受信デジタル信号を所定ビット数のパラレルデータとして出力する多重化処理部２５と、入力されたパラレルデータをシリアルデータに変換し、所定の伝送クロックに同期して伝送ケーブル４に出力するシリアルデータ送出部２６とを備えて構成されている。
【００２１】
復調装置３は、複数系統のアンテナ１１〜１ｎで受信され、夫々異なる周波数（第一クロック及び第二クロック）を生成する二個のクロック源３４、３５と、受信したデータをシリアルデータからパラレルデータに変換するシリアルデータ受信部３１と、多重化された受信デジタル信号を各系統の受信デジタル信号に分離する多重分離部３２と、多重分離部３２で分離された各系統の受信デジタル信号を復調する複数の復調処理部３３（３３１〜３３ｎ）と、多重分離部３２から第一クロックに同期して出力される各系統のサンプルデータを、第二クロックに同期して復調処理部３３１〜３３ｎに出力する複数のサンプリング速度変換装置５（５１〜５ｎ）を備えている。
【００２２】
多重分離部３２は、多重化処理部２５と同じフォーマットを用いて多重化処理部２５と逆の処理を行なうことによって、多重化されたデータをアンテナ装置２で受信されたときと同一種類の信号系統毎に分離する。
【００２３】
復調処理部３３は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成され、受信する各信号系統の信号処理を書換え可能なプログラムに従って実行するので、アンテナ装置２のハードウェア構成に依存しない。よって、復調処理部３３は、放送メディアの信号処理方法の変更に柔軟に対応して構成することができる。
【００２４】
復調処理部３３は上述のような特徴を有するため、独自のクロック（具体的には、多重分離部３２のクロック源３４による第一クロックとは異なるクロック源３５による第二クロック）に同期して動作している。そして、第二クロックは第一クロックの有理数倍であるとは限らない。
【００２５】
そのため、復調装置３は、多重分離部３２より第一クロックに同期して入力されるサンプルデータを、第二クロックに同期して出力するサンプリング速度変換装置５を備えているのである。
【００２６】
つまり、サンプリング速度変換装置５では、第一クロックはサンプルデータを生成処理する前置データ処理系統のクロック源３４から供給され、第二クロックは補間データを処理する後置データ処理系統のクロック源３５から供給される。ここで、本実施形態では、前置データ処理系統は多重分離部３２のことであり、後置データ処理系統は復調処理部３３１〜３３ｎのことであり、補間データは後述するようにサンプリング速度変換装置５からの出力データのことである。
【００２７】
以下、サンプリング速度変換装置５について説明する。図３に示すように、サンプリング速度変換装置５は、入力されたサンプルデータを蓄積するサンプルデータ蓄積部５１と、第一クロックの周波数を逓倍して第三クロックを生成する逓倍回路５２と、複数の補間係数を補間係数群とし、さらに前記補間係数群を複数組持つ記憶部５３と、前記第三クロックをカウントして前記補間係数群に対応する格納アドレスを生成するバイナリカウンタ５４と、バイナリカウンタ５４の出力値をグレイコードに変換する符号器５５と、第二クロックに同期して符号器５５の出力を取り込みバイナリコードに変換して格納アドレスを生成する復号器５６と、第二クロックに同期して復号器５６の出力値をアドレスとして記憶部５３から読み出した前記補間係数群をフィルタ係数としてサンプルデータの補間データを演算出力するＦＩＲフィルタ５７を備えている。
【００２８】
換言すると、記憶部５３は、第三クロックの周波数に対応した複数の補間係数郡を格納し、バイナリカウンタ５４は、第三クロックをカウントして記憶部５３に格納された特定の補間係数群の格納アドレスに対応したアドレス情報を生成し、ＦＩＲフィルタ５７は、第二クロックに同期して復号器５６の出力値をアドレスとして記憶部５３から読み出した前記特定の補間係数群をフィルタ係数としてサンプルデータの補間データを演算出力する。
【００２９】
図４は、図３に示したサンプリング速度変換装置５の第一の構成例を説明するための図である。この構成例では、入力サンプルデータの補間方法としてラグランジュ補間による二次補間を用い、三個の入力サンプルデータに基づき二個の入力サンプルデータ間の補間データを求める。具体的には、二個の入力サンプルデータ間において三個の補間データを求め、入力サンプルデータを四倍に補間する。尚、ＦＩＲフィルタ５７において実行される補間データの演算についての詳細については後述する。
【００３０】
サンプルデータ蓄積部５１は、三個の入力サンプルデータを保持するシフトレジスタＳＲ１、ＳＲ２、ＳＲ３を有し、第一クロックに同期してシフトレジスタＳＲ１に入力されたサンプルデータＹ（１），Ｙ（２），・・・，Ｙ（ｎ）は、第一クロックに同期してＳＲ２、ＳＲ３と順次シフトし、シフトレジスタＳＲ１、ＳＲ２、ＳＲ３に蓄積された三個の入力サンプルデータがＦＩＲフィルタ５７の乗算器５７１（５７１ａ、５７１ｂ、５７１ｃ）へ入力される。
【００３１】
バイナリカウンタ５４は、逓倍回路５２において生成された第一クロックの周波数を四倍した第三クロックで４クロック分のカウントを行なう。カウントは、「３」を初期値として「０」までデクリメントされ、「０」になると初期値「３」にリセットされるという動作の繰り返しによって行なわれる。「３」から「０」の何れかであるカウント値は、記憶部３に記憶された複数の補間係数郡（ｔａｐｎ１，ｔａｐｎ２，ｔａｐｎ３，ｎ＝０，１，２，３）の格納アドレスＡｒのアドレス番号であり、バイナリカウンタ５４は、当該カウント値を符号器５５に出力する。
【００３２】
符号器５５では、バイナリカウンタ５４より入力されたバイナリコードであるカウント値（「０」〜「３」）を、図５（ａ）に示す変換表に従ってグレイコードへ変換し、復号器５６へ出力する。
【００３３】
復号器５６は、第二クロックに従って、例えば第二クロックの立下りのタイミングで、符号器５５より入力されたグレイコードであるカウント値を取り込み、取り込んだカウント値を図５（ｂ）に示す変換表に従ってバイナリコードへ変換する。
【００３４】
尚、変換表は、カウント値のデクリメントに対応して１ビットしか変化しない変換を行なうものであれば、図５（ａ）、（ｂ）に示すものに限らない。
【００３５】
上述のように、カウント値の取り込みをグレイコードへの変換を行なった上で行なうと、バイナリカウンタ５４の各データビットの変化タイミングのずれによって発生するカウント値の取り込み誤差を低減することができる。
【００３６】
以下に詳述する。例えば、復号器５６が、カウント値の取り込みをバイナリコードのままで行なう構成であって、「１（０００１）」から「２（００１０）」へカウントアップしたカウント値「２」を取り込む場合、カウント値が「１（０００１）」から「２（００１０）」へカウントアップすると、下位の２ビット（ＬＳＢ及び下２桁目のビット）が変化する。
【００３７】
この際、ＬＳＢ及び下２桁目のビットが同時に変化するとは限らない。よって、ＬＳＢが「１」から「０」に変わってカウント値が「０（００００）」となった瞬間に、復号器５６に第二クロックの立下り信号が入力されると、復号器５６はカウント値「０（００００）」を取り込んでしまう。
【００３８】
つまり、復号器５６は、本来取り込むべきカウント値「２（００１０）」でなく、カウント値「０（００００）」を取り込んでしまったこととなり、この場合の誤差は２となる。
【００３９】
一方、本実施形態のように、復号器５６が、カウント値の取り込みをグレイコードで行なう構成であって、上記の場合と同様にカウント値「２」を取り込む場合、カウント値が「１（０００１）」から「２（００１１）」へカウントアップしても、下２桁目のビットしか変化しない。
【００４０】
よって、下２桁目のビットが「０」から「１」に変わってカウント値が「２（００１１）」となる前に、復号器５６に第二クロックの立下り信号が入力されると、復号器５６はカウント値「１（０００１）」を取り込んでしまう。
【００４１】
つまり、復号器５６は、本来取り込むべきカウント値「２（００１１）」でなく、カウント値「１（０００１）」を取り込んでしまったこととなるが、上記の場合と異なり、この場合の誤差は１で済むのである。
【００４２】
尚、カウント値の取り込みをグレイコードで行なうことによる誤差の低減の効果は、バイナリカウンタ５４によってカウントされるカウント数が大きい程、大きくなる。
【００４３】
記憶部５３には、複数の補間係数郡として、ラグランジュ補間によって補間データを演算するための補間係数が格納されている。以下、図６（ａ）を用いて記憶部５３に格納される補間係数について説明する。
【００４４】
公知のラグランジュ補間では、間隔Ｓの離散点Ｄ２（Ｘ（２），Ｙ（２）），Ｄ３（Ｘ（３），Ｙ（３））で表される二個の入力サンプルデータ間の補間点（ｘｎ，ｙｎ）のＹ座標値は、点Ｄ２，Ｄ３を含む三個以上の既知の離散点のＹ座標値に対して所定の式で求められる補間係数を乗算し、その乗算結果の和として求められる。
【００４５】
本構成例では、等間隔Ｓの三個の離散点Ｄ１（Ｘ（１），Ｙ（１）），Ｄ２（Ｘ（２），Ｙ（２）），Ｄ３（Ｘ（３），Ｙ（３））を用いて、点Ｄ２，Ｄ３の二点間を四倍に補間、つまり二点間に三点（ｘ１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３）を等間隔に挿入する二次補間を行なう。
【００４６】
ここで、各補間点（ｘ１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３）による補間比ｐを、ｐ＝ｄｎ／Ｓ（但し、ｄｎ＝ｘｎ−Ｘ（２），ｎ＝０，１，２，３）とすると、各補間点のＸ座標値ｘ１，ｘ２，ｘ３に対応する補間比ｐは、０，０．２５，０．５，０．７５となり、記憶部５３に格納される補間係数Ｑ１，Ｑ２，Ｑ
３は以下に示す数１〜数３で求められる。
【数１】
【数２】
【数３】
【００４７】
つまり、図６（ｂ）に示すように、予め、補間比ｐの各値０，０．２５，０．５，０．７５を数１〜数３に代入することによって補間係数Ｑ１，Ｑ２，Ｑ３の組合せを算出しておき、算出した補間係数Ｑ１，Ｑ２，Ｑ３の組合せを、補間比ｐの各値に対応付けられた記憶部３のアドレスＡｒ（「３」〜「０」）に格納しておくのである。
【００４８】
ＦＩＲフィルタ５７は、乗算器５７１と、加算器５７２と、三個のレジスタｔａｐ１，ｔａｐ２，ｔａｐ３で構成されるラッチ回路５７３とを備えて構成されている。
【００４９】
ＦＩＲフィルタ５７について詳述する。ＦＩＲフィルタ５７では、第二クロックに同期して、復号器５６で取り込まれたカウント値に対応した記憶部５３のアドレスＡｒ（「３」〜「０」の何れか）から、当該アドレスＡｒに格納される三個の補間係数（ｔａｐｎ１，ｔａｐｎ２，ｔａｐｎ３，ｎ＝０，１，２，３）が、ラッチ回路５７３のレジスタｔａｐ１，ｔａｐ２，ｔａｐ３へ取り込まれ、乗算器５７１ａ、５７１ｂ、５７１ｃにより入力サンプルデータと各補間係数が乗算され、乗算結果が加算器５７２により合計されて出力される。
【００５０】
つまり、ＦＩＲフィルタ５７から出力されるデータは、以下の数４に示すように、補間係数Ｑ１，Ｑ２，Ｑ３と点Ｄ１（Ｘ（１），Ｙ（１）），Ｄ２（Ｘ（２），Ｙ（２）），Ｄ３（Ｘ（３），Ｙ（３））の夫々のＹ座標値との積和演算によって算出された、各補間点のＹ座標値ｙｎである。
【数４】
【００５１】
図７は、第一の構成例のサンプリング速度変換装置５に入力されるデータについて説明するチャート図である。本図においては横軸方向に時間が示される。第一クロックの立上りに同期して、Ｙ（１），Ｙ（２），・・・，Ｙ（ｎ）の値を示す入力サンプルデータがシフトレジスタＳＲ１へ入力され、シフトレジスタＳＲ１からＳＲ２へ、ＳＲ２からＳＲ３へと順次シフトする。図７は、第一クロックのクロック１に同期して入力サンプルデータのＹ（１），Ｙ（２），Ｙ（３）がシフトレジスタへ格納された時点から示している。
【００５２】
第一クロックが四倍された第三クロックに同期して、バイナリカウンタ５４によるカウント値は、「３」から「０」までデクリメントする。そして、第二クロックのクロック１の立上りに同期して、復号器５６においてカウント値「３」が取り込まれ、当該カウント値「３」に対応した補間係数｛０，１，０｝がラッチ回路５７３へ取り込まれる。そして、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（３），Ｙ（２），Ｙ（１）｝と補間係数｛０，１，０｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（２）とＹ（１）の間の補間比「０」の補間点（つまりＹ（２））として出力される。
【００５３】
次に、第二クロックのクロック２の立上りに同期して、復号器５６においてカウント値「０」が取り込まれ、当該カウント値「０」に対応した補間係数｛−０．０９３７５，０．４３７５，０．６５６２５｝がラッチ回路５７３へ取り込まれる。そして、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（３），Ｙ（２），Ｙ（１）｝と補間係数｛−０．０９３７５，０．４３７５，０．６５６２５｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（２）とＹ（１）の間の補間比「０．７５」の補間点として出力される。
【００５４】
次に、第二クロックのクロック３の立上りに同期して、復号器５６においてカウント値「１」が取り込まれ、当該カウント値「１」に対応した補間係数｛−０．１２５，０．７５，０．３７５｝がラッチ回路５７３へ取り込まれる。この時は、シフトレジスタＳＲ１，ＳＲ２，ＳＲ３には、入力サンプルデータ｛Ｙ（４），Ｙ（３），Ｙ（２）｝が格納されているので、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（４），Ｙ（３），Ｙ（２）｝と補間係数｛−０．１２５，０．７５，０．３７５｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（３）とＹ（２）の間の補間比「０．５」の補間点として出力される。
【００５５】
次に、第二クロックのクロック４の立上りに同期して、復号器５６においてカウント値「２」が取り込まれ、当該カウント値「２」に対応した補間係数｛−０．０９３７５，０．０９３７５，０．１５６２５｝がラッチ回路５７３へ取り込まれる。この時は、シフトレジスタＳＲ１，ＳＲ２，ＳＲ３には、入力サンプルデータ｛Ｙ（５），Ｙ（４），Ｙ（３）｝が格納されているので、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（５），Ｙ（４），Ｙ（３）｝と補間係数｛−０．０９３７５，０．０９３７５，０．１５６２５｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（４）とＹ（３）の間の補間比「０．２５」の補間点として出力される。
【００５６】
以降、同様にして、バイナリカウンタ５４が第三クロックに同期して「３」〜「０」のカウントを反復する間、ＦＩＲフィルタ５７では、第二クロックの立上りに同期して復号器５６によって取り込まれたカウント値に対応したアドレスＡｒの補間係数を用いて、その時サンプルデータ蓄積部５１のシフトレジスタＳＲ１，ＳＲ２，ＳＲ３に蓄積されているサンプルデータ間の補間が行なわれる。
【００５７】
上記のように構成されるサンプリング速度変換装置５の入出力データを模式的に図８において示す。本図において横軸は時間を示しており、サンプルデータ蓄積部５１に入力される第一クロックに同期したサンプルデータＳｉｎを、第一クロックの四倍の第三クロックの分解能に対応して補間したとすると、実線及び一点鎖線で示される補間データＳｉｐのようになる。尚、入力サンプルデータＳｉｎ、補間データＳｉｐは共に縦軸にデータの値を示す。ここで、実際の補間は、復号器５６において第二クロックに同期して取り込まれたバイナリカウンタ５４のカウント値に対応して行なわれ、その結果、実線で示される補間データＳｉｐが算出されて、出力サンプルデータＳｏｕｔとして出力される。
【００５８】
尚、上述においてはラグランジュ補間の二次補間を行なう場合について説明したが、（ｎ＋１）個の補間係数と（ｎ＋１）個のシフトレジスタを有し、三次以上のｎ次補間を行なう構成であってもよい。
【００５９】
また、二点間の補間比に応じた数の補間係数の組合せを記憶部５３に格納し、逓倍回路５２において第一クロックの周波数を逓倍して補間比に応じた分解能を有する第三クロックを生成し、第三クロックに同期して補間係数のアドレスカウントが行なわれるように構成することで、二点間の分解能を高めることができる。
【００６０】
例えば、逓倍回路５２において第一クロックを１６倍した第三クロックを生成し、第三クロックに同期して「１５」から「０」までデクリメントするバイナリカウンタ５４を備え、補間比を０，１／１６，２／１６，・・・，１４／１６，１５／１６として算出された１６組の補間係数を記憶部５３に格納しておくことで、サンプルデータを１６倍に補間することが可能となる。
【００６１】
一例として、サンプリング速度変換装置５の第二の構成例を図９に基づいて説明する。この構成例は、第二クロックに同期して、六次のラグランジュ補間により七個の入力サンプルデータに基づき二個の入力サンプルデータ間の補間データを求めて出力する場合の構成例である。更に、この構成例では、サンプルデータ間を４８倍で補間するために、七個の補間係数からなる組合せを４８組備える。
【００６２】
また、この構成例のサンプリング速度変換装置５は、逓倍回路５２に設けられており第三クロックの位相を等量ずらせた複数の第三クロックを生成する移相器５２１と、移相器５２１から出力される各クロックをカウントする複数（本構成例では四個）のバイナリカウンタ５４（５４１〜５４４）と、各バイナリカウンタ５４の出力値を夫々グレイコードに変換する複数（本構成例では四個）の符合器５５（５５１〜５５４）を備え、復号器５６が各符号器５５の出力を取り込みバイナリコードに変換してその加算値に基づいて格納アドレスを生成するように構成されている。
【００６３】
サンプルデータ蓄積部５１は、七個の入力サンプルデータを保持するシフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７を有し、第二逓倍回路５８にてシステムクロックの周波数を１／４倍にした第一クロックに同期してシフトレジスタＳＲ１に入力されたサンプルデータＹ（１），Ｙ（２），・・・，Ｙ（ｎ）は、第一クロックに同期してＳＲ２，ＳＲ３，・・・，ＳＲ７と順次シフトし、シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７に蓄積された七個の入力サンプルデータがＦＩＲフィルタ５７の乗算器５７１（５７１ａ，５７１ｂ，・・・，５７１ｇ）へ入力される。
【００６４】
また、移相器５２１は、システムクロックを逓倍回路５２で３倍にしたクロック（つまり第一クロックの１２倍のクロック）に基づき、０度、９０度、１８０度、２７０度に位相をずらした四個のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を生成する。そして、夫々のクロックに同期して１２クロック分のカウントを行なうバイナリカウンタ５４１〜５４４の夫々から、「１２」または「１１」から「０」までデクリメントされる夫々のカウント値が、符号器５５１〜５５４へ出力される。
【００６５】
符号器５５１は、バイナリカウンタ５４１より入力されたバイナリコードであるカウント値（「１２」〜「０」）を、図１０（ａ）に示す変換表に従ってグレイコードへ変換し、復号器５６へ出力する。また、符号器５５２〜５５４は、バイナリカウンタ５４１より入力されたバイナリコードであるカウント値（「１１」〜「０」）を、図１０（ａ）に示す変換表に従ってグレイコードへ変換し、復号器５６へ出力する。
【００６６】
復号器５６は、第二クロックに従って、例えば第二クロックの立下りのタイミングで、符号器５５１〜５５４より入力されたグレイコードである各カウント値を取り込み、取り込んだ各カウント値を図１０（ｂ）に示す変換表に従ってバイナリコードへ変換する。そして、バイナリコードへ変換された各カウント値を加算する。
【００６７】
尚、変換表は、カウント値のデクリメント（またはインクリメント）に対応して１ビットしか変化しない変換を行なうものであれば、図１０（ａ）、（ｂ）に示すものに限らない。
【００６８】
ここで、復号器５６において加算されるカウント値について、図１１を用いて説明する。バイナリカウンタ５４１〜５４４は、一つのカウンタにより第一クロックの周波数を４８倍したクロックでカウントを行なう代わりに、第一クロックの１２倍の速度で９０度ずつ位相が異なる四個のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４夫々に同期してカウントを行なう。各バイナリカウンタ５４１〜５４４のカウント値は、「１２」または「１１」から「０」までデクリメントしリセットされる。
【００６９】
尚、各バイナリカウンタ５４１〜５４４をリセットするために、第二の構成例では、サンプリング速度変換装置５はリセット回路５９を備えており、リセット回路５９は第一クロックに基づいて各バイナリカウンタ５４１〜５４４をリセットする。リセット回路５９については、図１３において後述する。
【００７０】
復号器５６において、「１２」または「１１」から「０」までのカウント値が四位相分合計されると「４７」から「０」までの４８通りの何れかの値となり、復号器５６は、第二クロックに同期して、記憶部５３における「４７」から「０」までの何れかのアドレスのカウント値を出力する。
【００７１】
そして、記憶部５３の当該アドレスに格納される補間係数ｔａｐｎ１，ｔａｐｎ２，・・・，ｔａｐｎ７（ｎ＝００，０１，・・・，４６，４７）がラッチ回路５７３のレジスタｔａｐ１，ｔａｐ２，・・・，ｔａｐ７へ取り込まれ、乗算器５７１ａ，５７１ｂ，・・・，５７１ｇにより入力サンプルデータと各補間係数が乗算され、乗算結果が加算器５７２により合計されて出力される。
【００７２】
尚、第二の構成例では、サンプルデータ間を４８倍に補間するために、記憶部５３に４８組の補間係数の組合せが格納される。この場合、補間比ｐは、０，１／４８，２／４８，・・・，４６／４８，４７／４８の４８通りであり、夫々に対応する補間係数は以下の数５〜数１１で求められる。
【数５】
【数６】
【数７】
【数８】
【数９】
【数１０】
【数１１】
【００７３】
このようにして、第一クロックの周波数の１２倍のクロックを使用するだけで、４８倍まで高めた分解能での補間が可能となる。よって、ＦＩＲフィルタ５７は、第一クロックが４８倍される場合より安定した状態で補間を行なうことが可能となる。
【００７４】
図１２は、第二の構成例のサンプリング速度変換装置５の処理の流れについて説明するチャート図である。本図において横軸方向は時間を示す。
【００７５】
シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７は、第一クロックの立下りタイミングでデータをシフトする。図１２におけるシフトデータは、ＳＲ１からＳＲ２，ＳＲ２からＳＲ３，・・・，ＳＲ６からＳＲ７へシフトされる入力サンプルデータを示している。尚、バイナリカウンタ５４は、データがシフトされる第一クロックの立下りタイミングで、リセット信号によってリセットされるが、これについては図１３において後述する。
【００７６】
第二の構成例では、ＦＩＲフィルタ５７は、ｒｅｇ１１，ｒｅｇ１２，・・・，ｒｅｇ１７で構成されるラッチ用レジスタ、及び、ｒｅｇ２１，ｒｅｇ２２，・・・，ｒｅｇ２７で構成される演算用レジスタの二種類のレジスタ５７４を備えている。
【００７７】
そして、シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７に保持されているサンプルデータは、第二クロックの立下りタイミングでラッチ用レジスタにコピーされ、ラッチ用レジスタにコピーされたサンプルデータは、次の第二クロックの立下りタイミングで演算用レジスタにコピーされる。
【００７８】
このように二種類のレジスタを備えることで、第一クロックの立下りタイミング（シフトレジスタのデータシフトタイミング）と、第二クロックの立下りタイミングとが重なった場合でも、ＦＩＲフィルタ５７は正しい演算データを取得することができる。
【００７９】
復号器５６は、第二クロックの立下りタイミングで、バイナリカウンタ５４１〜５４４のカウント値を取り込んで、それらの合計値によって使用する補間係数を決定する。
【００８０】
図１２では、復号器５６は、第二クロックの立下りタイミングで、各バイナリカウンタ５４１〜５４４からカウント値「２」、「３」、「３」、「３」を取り込み、グレイコードである当該カウント値を図１０（ｂ）の変換表によりバイナリコードに変換する。
【００８１】
つまり、バイナリカウンタ５４１のグレイコードのカウント値「２」は、バイナリコードのカウント値「１０」に、バイナリカウンタ５４２〜５４４のグレイコードのカウント値「３」は、バイナリコードのカウント値「１０」に夫々変換される。
【００８２】
変換されたカウント値の合計値が「４０」であるので、記憶部５３のアドレス「４０」であるｔａｐ４０１，ｔａｐ４０２，・・・，ｔａｐ４０７に記憶されている補間係数を、次の第二クロックの立下りタイミングでラッチ回路５７３に格納する。
【００８３】
図１３は、第二の構成例のサンプリング速度変換装置５のバイナリカウンタ５４１〜５４４のリセット処理の一例について説明するチャート図である。本図において横軸方向は時間を示す。
【００８４】
リセット回路５９は、バイナリカウンタ５４１のカウント値を検出しており、カウント値が零となったことを検出すると、ローレベルのリセット信号を出力してバイナリカウンタ５４２〜５４４をリセットする（カウント値を初期値である「１２」にする）。そして、第一クロックの次の立下りタイミングに同期して、リセット信号をローレベルからハイレベルに立ち上げることで、バイナリカウンタ５４１もリセットする（カウント値を初期値である「１１」にする）。以上の動作によってバイナリカウンタ５４（５４１〜５４４）をリセットする。
【００８５】
ところで、第二の構成例では、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の位相は９０度ずつずれているため、各バイナリカウンタ５４１〜５４４を同時にリセットすることはできない。そのため、一部のバイナリカウンタ５４のみリセットされている状態では、カウント値の合計値は正しくならない。
【００８６】
具体的には、図１３の最下段に示すように、本来であればカウント値の合計値が「２」、「１」、「０」となるべきタイミングであっても、当該タイミングでは一部のバイナリカウンタ５４のみリセットされている状態であるために、カウント値の合計値が「１４」、「２５」、「３６」となってしまう。
【００８７】
そこで、第二の構成例では、図９に破線で示すように、復号器５６に、各符号器５５１〜５５４の出力を変換したバイナリコードに基づいて加算値を補正する格納アドレス補正部５６１を備えることで、カウント値の合計値の誤りを是正している。
【００８８】
詳述すると、格納アドレス補正部５６１は、合計値が誤った値となる特定のカウント値の組合せと、当該組合せに対応する正しい合計値とで構成される、図１４（ａ）に示すようなデータテーブルを備えている。
【００８９】
そして、格納アドレス補正部５６１は、復号器５６に入力されてバイナリコードへ変換された各カウント値の組合せを当該データテーブルに当てはめて、当該データテーブルに記憶されたカウント値の組合せと合致する場合には、各カウント値を加算して合計値を算出して出力する代わりに、当該データテーブルに記憶されている補正値を正しい合計値として出力する。
【００９０】
バイナリカウンタ５４１は、理論上は図１３に示すようにクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４に従ってカウントを実行するので、図１４（ａ）に示すデータテーブルによるカウント値の補正をおこなうことで、カウント値の合計値が正しくならない全ての組合せに対応していることになる。
【００９１】
しかし、実際の回路では、第二クロックの立下りタイミング（復号器５６によるカウント値の取り込みタイミング）と、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の何れかの立上りタイミング（カウント値の変化タイミング）とが重なることで、カウンタ値が１つずれてしまい、理論上起こり得ない組合せが発生してしまう。また、実際の回路では、クロックのずれ、回路遅延、配線遅延、または温度変動等により、本来等間隔であるはずのカウント値の合計値の期間（図１３において「ｔ」で示す期間）が伸縮し、理論上起こり得ない組合せが発生してしまう。
【００９２】
そこで、格納アドレス補正部５６１は、図１４（ａ）に示すようなデータテーブルに加えて、上述のような起こり得ない組合せを登録した、図１４（ｂ）や図１４（ｃ）に示すようなデータテーブルを備えることで、復号器５６に起こり得ない組合せが入力して場合であっても正しい合計値を出力することができる。
【００９３】
例えば、格納アドレス補正部５６１は、復号器５６に入力されてバイナリコードへ変換された各カウント値の組合せが「１」、「１２」、「１」、「１」である場合、図１４（ｂ）の破線で示すような組合せに合致するので、各カウント値の合計値「１５」を出力する代わりに、当該データテーブルに記憶されている補正値「２」を正しい合計値として出力する。
【００９４】
本例の場合、入力された各カウント値の組合せである「１」、「１２」、「１」、「１」は、本来、「０」、「１２」、「１」、「１」の組合せ（つまり、図１４（ａ）における補正値「２」に対応する組合せ）であるべきところ、バイナリカウンタ５４１（０°のカウンタ）が１つずれてしまうことで、「１」、「１２」、「１」、「１」の組合せとなってしまったものであると、格納アドレス補正部５６１によって判断されているのである。
【００９５】
尚、データテーブルは、図１４（ａ）〜（ｃ）に示したものに限らない。例えば、バイナリカウンタ５４１〜５４４のうち、二個のカウンタのカウント値が同時にずれてしまった場合、理論上起こり得ない組合せとして、「０」、「１２」、「２」、「２」の組合せといった図１４（ｂ）に示された組合せ以外の組合せが発生するが、このような場合であっても、格納アドレス補正部５６１は、発生した当該組合せを図１４（ｂ）のデータテーブルに追加登録した構成であってもよい。
【００９６】
図１５は、本実施形態のサンプリング速度変換装置５の第三の構成例を説明する図である。本構成例は、復号器５６及びＦＩＲフィルタ５７に入力される第二クロックを、第一クロックを逓倍した第四クロックに切り替えるクロック切替部６０を備えた構成例である。
【００９７】
本構成例では、クロック切替部６０により、クロック源３４からの第一クロックを第三逓倍回路６１にて有理数倍したクロック、または、クロック源３５からの第二クロックの何れかを、復号器５６及びＦＩＲフィルタ５７へ入力するクロックとすることができる。
【００９８】
よって、出力サンプルデータの処理系統が入力サンプルデータの処理系統と同一のクロック源を有するようなシステムにおけるサンプリング変換を行なう場合は、第一クロックを有理数倍したクロックを復号器５６及びＦＩＲフィルタ５７へ入力するクロックとし、異なるクロック源の場合は、出力サンプルデータの処理系統のクロック源３５から供給される第二クロックを復号器５６及びＦＩＲフィルタ５７へ入力するクロックとする。そうすることにより、サンプリング速度変換装置５が適用されるシステム構成に応じて出力データの処理系統のクロックに同期した出力サンプルデータを出力することができる。
【００９９】
尚、第一の構成例では二次補間、第二の構成例では六次補間について説明したが、補間係数の個数は三個あるいは七個に限らず、補間係数の数に応じた入力サンプルデータを蓄積できるサンプルデータ蓄積部５１を備え、これに応じた数の補間係数を記憶部５３に格納することにより任意の高次補間を行なうことができる。また、補間比も上記の４倍あるいは４８倍に限らず、補間比に応じた補間係数の組合せを記憶部５３に格納し、第一クロックを逓倍して補間比に応じた分解能でカウントするバイナリカウンタ５４を備えることにより、任意の補間比とするうことが可能である。
【０１００】
また、上記の構成例ではラグランジュ補間を行なうが、蓄積されたサンプルデータに対し補間係数を用いて補間データを求めるようにＦＩＲフィルタ５７を構成すれば、係数の積和演算以外の方法により補間を行なう方法にも本実施形態は適用できる。
【０１０１】
さらに、本実施形態のサンプリング速度変換装置５は、車載用放送波受信装置だけでなく、様々な画像処理装置、音声出力装置等、異なるクロックにより動作するデータ処理系統間で転送されるデータのサンプリング周波数変換に適用される。
【０１０２】
このように、本実施形態によれば、出力クロックの周波数が入力クロックの周波数の有理数倍でない場合であっても出力クロックにほぼ同期して補間されたサンプルデータを出力することができる。
【０１０３】
尚、上述の実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等は適宜変更設計できることは言うまでもない。
【図面の簡単な説明】
【０１０４】
【図１】従来のサンプリング速度変換装置の機能ブロック構成図
【図２】車載用放送波受信装置の機能ブロック構成図
【図３】本発明によるサンプリング速度変換装置の機能ブロック構成図
【図４】図３に示したサンプリング速度変換装置の第一の構成例の機能ブロック構成図
【図５】（ａ）は、第一の構成例におけるバイナリコードからグレイコードへの変換を示し、（ｂ）は、第一の構成例におけるグレイコードからバイナリコードへの変換を示す説明図
【図６】（ａ）は、記憶部に記憶された補間係数の算出についての説明図、（ｂ）は、記憶部に記憶された補間係数の組合せを示す説明図
【図７】第一の構成例のサンプリング速度変換装置各部に入力されるデータについて説明するチャート図
【図８】第一の構成例のサンプリング速度変換装置の出力データを模式的に示す説明図
【図９】本実施形態のサンプリング速度変換装置の第二の構成例の機能ブロック構成図
【図１０】（ａ）は、第二の構成例におけるバイナリコードからグレイコードへの変換を示し、（ｂ）は、第二の構成例におけるグレイコードからバイナリコードへの変換を示す説明図
【図１１】第二の構成例において復号器において加算されるカウント値についての説明図
【図１２】第二の構成例のサンプリング速度変換装置の処理の流れについて説明するチャート図
【図１３】第二の構成例のサンプリング速度変換装置のバイナリカウンタのリセット処理について説明するチャート図
【図１４】（ａ）は、理論上起こり得る特定のカウント値の組合せのデータテーブルを示し、（ｂ）は、理論上起こり得ない特定のカウント値の組合せのデータテーブルを示し、（ｃ）は、外的要因により発生する特定のカウント値の組合せのデータテーブルを示す説明図
【図１５】本実施形態のサンプリング速度変換装置の第三の構成例の機能ブロック構成図
【符号の説明】
【０１０５】
３：復調装置
３２：多重分離部
３３：復調処理部
５：サンプリング速度変換装置
５１：サンプルデータ蓄積部
５２：逓倍回路
５３：記憶部
５４：バイナリカウンタ
５５：符号器
５６：復号器
５６１：格納アドレス補正部
５７：ＦＩＲフィルタ
６０：クロック切替部
【技術分野】
【０００１】
本発明は、第一クロックに同期して入力されるサンプルデータを前記第一クロックの周波数とは異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置、及び、サンプリング速度変換装置を備えた復調装置に関する。
【背景技術】
【０００２】
所定の周波数のクロックでサンプリングされたサンプルデータを入力し、異なる周波数のクロックに同期して補間あるいは間引きしたサンプルデータを出力するサンプリング速度変換装置が知られている。例えば、特許文献１には、画素数の異なる画像データを所定の画素数で共通の出力装置に表示する画像処理装置や、複数の画像フォーマットを多重化した放送波を受信し、所定のサイズの画像に変換して表示する受像装置等に用いられるサンプリング速度変換装置が記載されている。
【０００３】
かかるサンプリング速度変換装置の構成例を図１に示す。入力クロックＣＬＫｉｎに同期してサンプリング速度変換装置に入力される入力サンプルデータＳｉｎは、シフトレジスタにより構成されるサンプルデータ蓄積部９１０に蓄積される。
【０００４】
カウンタ９２０は、入力クロックＣＬＫｉｎの周波数を第一逓倍回路９３０にて自然数倍（Ｌ倍）したクロックで、記憶部９４０に格納された補間係数のアドレスをカウントする。
【０００５】
ＦＩＲフィルタ９５０は、入力クロックＣＬＫｉｎの周波数を第一逓倍回路９３０及び第二逓倍回路９６０にて有理数倍（Ｌ／Ｍ倍）した出力クロックＣＬＫｏｕｔに応答して、その時点でカウントされたアドレスに格納される補間係数を用いて、サンプルデータ蓄積部９１０に蓄積された入力サンプルデータＳｉｎを補間し、その補間データを出力サンプルデータＳｏｕｔとして出力する。
【０００６】
かかるサンプリング速度変換装置は、入力前のデータ処理系統と出力後のデータ処理系統とが共通のクロック源を持つ場合に有効に用いられる。
【０００７】
つまり、かかるサンプリング速度変換装置では、入力クロックを外部の共通のクロック源から得て、入力クロックを有理数倍することで出力クロックを得ることにより、出力クロックに同期して出力されるサンプルデータは共通のクロック源の周波数を有理数倍した周波数を持つことになる。即ち、サンプリング速度変換装置は、出力後のデータ処理系統のクロックと同期したサンプリング周波数のサンプルデータを出力することができる。
【特許文献１】特開２００１−２４４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のサンプリング速度変換装置では、入力前のデータ処理系統と出力後のデータ処理系統とが異なるクロック源を持つ場合には、入力クロックの周波数を有理数倍した出力クロックに同期したサンプルデータを出力しても、その出力サンプルデータのサンプリング周波数は出力後のデータ処理系統のクロックに同期していないという問題が生じる。
【０００９】
例えば、放送波を受信して受信信号を変換するＡＤ変換する受信部と、受信部から受け取ったデジタルデータを復調する復調部とを有する放送波受信装置において、受信部と復調部とが異なるクロック源を有するような場合には、受信部のクロックを有理数倍したクロックに同期するようにデジタルデータをサンプリング変換しても、出力データのサンプリング周波数が復調部のクロックに同期しないことになる。
【００１０】
また、図１に示すような従来のサンプリング速度変換装置では、補間係数のアドレスはカウンタ９２０のカウント値によって決定されるが、一般にカウンタでは、カウントアップに応じて、カウント値を示すためのデータビットのうちの複数のデータビットが変化することがあり、しかも各データビットの変化のタイミングが完全に同時であるとは限らない。
【００１１】
そして、図１に示すような従来のサンプリング速度変換装置において、入力前のデータ処理系統と出力後のデータ処理系統とが異なるクロック源を持つ場合、ＦＩＲフィルタ９５０は、カウンタ９２０における各データビットの変化タイミングのずれによって、本来取り込むべきカウント値とは全く違うカウント値を取り込んでしまい、出力したサンプルデータに誤差が発生する虞がある。
【００１２】
このような誤ったカウント値の取り込みは、例えば、ＦＩＲフィルタ９５０が出力クロックによってカウンタ９２０のカウント値を取り込むタイミングと、カウンタ９２０が入力クロックによってカウントアップ（またはカウントダウン）するタイミングとが略同時である場合に発生する。
【００１３】
本発明の目的は、上述した従来の問題点に鑑み、入力クロックとは異なるクロック源から供給される入力クロックの周波数の有理数倍でない周波数を持つクロックに同期するように、入力データをサンプリング変換して出力することができるとともに、出力サンプルデータの誤差を低減することのできるサンプリング速度変換装置、及び、復調装置を提供する点にある。
【課題を解決するための手段】
【００１４】
上述の目的を達成するため、本発明によるサンプリング速度変換装置の特徴構成は、第一クロックに同期して入力されるサンプルデータを前記第一クロックの周波数とは異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置であって、前記サンプルデータを蓄積するサンプルデータ蓄積部と、前記第一クロックの周波数を逓倍して第三クロックを生成する逓倍回路と、複数の補間係数を補間係数群とし、さらに前記補間係数群を複数組持つ記憶部と、前記第三クロックをカウントして前記補間係数群に対応する格納アドレスを生成するバイナリカウンタと、前記バイナリカウンタの出力値をグレイコードに変換する符号器と、前記第二クロックに同期して前記符号器の出力を取り込みバイナリコードに変換して前記格納アドレスを生成する復号器と、前記第二クロックに同期して前記復号器の出力値をアドレスとして前記記憶部から読み出した前記補間係数群をフィルタ係数として前記サンプルデータの補間データを演算出力するＦＩＲフィルタを備えている点にある。
【００１５】
上述の構成によれば、サンプルデータが第一クロック（入力クロック）に同期して入力される一方、ＦＩＲフィルタが、第一クロックの周波数とは異なる周波数の第二クロック（出力クロック）に同期して、サンプルデータの補間データを演算出力するので、出力クロックの周波数が入力クロックの周波数の有理数倍でない場合であっても、出力クロックに同期して補間されたサンプルデータを出力することができる。
【００１６】
また、上述の構成によれば、符号器が、バイナリカウンタの出力をカウントアップ（またはカウントダウン）毎に１ビットしか信号変化しないグレイコードに変換するとともに、復号器が、符号器によってグレイコードに変換されたアドレス情報を取り込む。そのため、第二クロックの入力タイミングによって発生し得るバイナリカウンタの各データビットの変化タイミングのずれは、最大でも１ビットとなり、ＦＩＲフィルタが、本来取り込むべきカウント値と全く違うカウント値を取り込むことがなくなる。その結果、出力サンプルデータの誤差を低減することができる。
【発明の効果】
【００１７】
以上説明した通り、本発明によれば、入力クロックとは異なるクロック源から供給される入力クロックの周波数の有理数倍でない周波数を持つクロックに同期するように、入力データをサンプリング変換して出力することができるとともに、出力サンプルデータの誤差を低減することのできるサンプリング速度変換装置、及び、復調装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００１８】
以下、本発明によるサンプリング速度変換装置、及び、復調装置について説明する。図２は、このサンプリング速度変換装置が適用される車載用放送波受信装置の構成例を示している。この車載用放送波受信装置は、ＡＭ、ＦＭ等のラジオ放送や地上デジタルテレビジョン放送等の複数系統の放送波を受信する車載機器用の放送波受信装置であり、複数のアンテナ１１〜１ｎと、アンテナ装置２と、復調装置３と、伝送ケーブル４とを備えている。
【００１９】
アンテナ装置２は、複数のアンテナ１１〜１ｎの近傍に配置され、複数のアンテナ１１〜１ｎと同軸ケーブル等で接続されている。
【００２０】
また、アンテナ装置２は、信号系統の異なる各アンテナ１１〜１ｎで受信された受信信号を増幅する高周波増幅部２１〜２ｎと、増幅された受信信号にダウンコンバート等の周波数変換を施す周波数変換部２２１〜２２ｎと、周波数変換された受信信号のうち所望の周波数成分を通過させるバンドパスフィルタ２３１〜２３ｎと、入力された受信信号をアナログからデジタルに変換するＡＤ変換部２４１〜２４ｎと、ＡＤ変換された受信デジタル信号を予め設定されたフォーマットに従って多重化し、多重化した受信デジタル信号を所定ビット数のパラレルデータとして出力する多重化処理部２５と、入力されたパラレルデータをシリアルデータに変換し、所定の伝送クロックに同期して伝送ケーブル４に出力するシリアルデータ送出部２６とを備えて構成されている。
【００２１】
復調装置３は、複数系統のアンテナ１１〜１ｎで受信され、夫々異なる周波数（第一クロック及び第二クロック）を生成する二個のクロック源３４、３５と、受信したデータをシリアルデータからパラレルデータに変換するシリアルデータ受信部３１と、多重化された受信デジタル信号を各系統の受信デジタル信号に分離する多重分離部３２と、多重分離部３２で分離された各系統の受信デジタル信号を復調する複数の復調処理部３３（３３１〜３３ｎ）と、多重分離部３２から第一クロックに同期して出力される各系統のサンプルデータを、第二クロックに同期して復調処理部３３１〜３３ｎに出力する複数のサンプリング速度変換装置５（５１〜５ｎ）を備えている。
【００２２】
多重分離部３２は、多重化処理部２５と同じフォーマットを用いて多重化処理部２５と逆の処理を行なうことによって、多重化されたデータをアンテナ装置２で受信されたときと同一種類の信号系統毎に分離する。
【００２３】
復調処理部３３は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）で構成され、受信する各信号系統の信号処理を書換え可能なプログラムに従って実行するので、アンテナ装置２のハードウェア構成に依存しない。よって、復調処理部３３は、放送メディアの信号処理方法の変更に柔軟に対応して構成することができる。
【００２４】
復調処理部３３は上述のような特徴を有するため、独自のクロック（具体的には、多重分離部３２のクロック源３４による第一クロックとは異なるクロック源３５による第二クロック）に同期して動作している。そして、第二クロックは第一クロックの有理数倍であるとは限らない。
【００２５】
そのため、復調装置３は、多重分離部３２より第一クロックに同期して入力されるサンプルデータを、第二クロックに同期して出力するサンプリング速度変換装置５を備えているのである。
【００２６】
つまり、サンプリング速度変換装置５では、第一クロックはサンプルデータを生成処理する前置データ処理系統のクロック源３４から供給され、第二クロックは補間データを処理する後置データ処理系統のクロック源３５から供給される。ここで、本実施形態では、前置データ処理系統は多重分離部３２のことであり、後置データ処理系統は復調処理部３３１〜３３ｎのことであり、補間データは後述するようにサンプリング速度変換装置５からの出力データのことである。
【００２７】
以下、サンプリング速度変換装置５について説明する。図３に示すように、サンプリング速度変換装置５は、入力されたサンプルデータを蓄積するサンプルデータ蓄積部５１と、第一クロックの周波数を逓倍して第三クロックを生成する逓倍回路５２と、複数の補間係数を補間係数群とし、さらに前記補間係数群を複数組持つ記憶部５３と、前記第三クロックをカウントして前記補間係数群に対応する格納アドレスを生成するバイナリカウンタ５４と、バイナリカウンタ５４の出力値をグレイコードに変換する符号器５５と、第二クロックに同期して符号器５５の出力を取り込みバイナリコードに変換して格納アドレスを生成する復号器５６と、第二クロックに同期して復号器５６の出力値をアドレスとして記憶部５３から読み出した前記補間係数群をフィルタ係数としてサンプルデータの補間データを演算出力するＦＩＲフィルタ５７を備えている。
【００２８】
換言すると、記憶部５３は、第三クロックの周波数に対応した複数の補間係数郡を格納し、バイナリカウンタ５４は、第三クロックをカウントして記憶部５３に格納された特定の補間係数群の格納アドレスに対応したアドレス情報を生成し、ＦＩＲフィルタ５７は、第二クロックに同期して復号器５６の出力値をアドレスとして記憶部５３から読み出した前記特定の補間係数群をフィルタ係数としてサンプルデータの補間データを演算出力する。
【００２９】
図４は、図３に示したサンプリング速度変換装置５の第一の構成例を説明するための図である。この構成例では、入力サンプルデータの補間方法としてラグランジュ補間による二次補間を用い、三個の入力サンプルデータに基づき二個の入力サンプルデータ間の補間データを求める。具体的には、二個の入力サンプルデータ間において三個の補間データを求め、入力サンプルデータを四倍に補間する。尚、ＦＩＲフィルタ５７において実行される補間データの演算についての詳細については後述する。
【００３０】
サンプルデータ蓄積部５１は、三個の入力サンプルデータを保持するシフトレジスタＳＲ１、ＳＲ２、ＳＲ３を有し、第一クロックに同期してシフトレジスタＳＲ１に入力されたサンプルデータＹ（１），Ｙ（２），・・・，Ｙ（ｎ）は、第一クロックに同期してＳＲ２、ＳＲ３と順次シフトし、シフトレジスタＳＲ１、ＳＲ２、ＳＲ３に蓄積された三個の入力サンプルデータがＦＩＲフィルタ５７の乗算器５７１（５７１ａ、５７１ｂ、５７１ｃ）へ入力される。
【００３１】
バイナリカウンタ５４は、逓倍回路５２において生成された第一クロックの周波数を四倍した第三クロックで４クロック分のカウントを行なう。カウントは、「３」を初期値として「０」までデクリメントされ、「０」になると初期値「３」にリセットされるという動作の繰り返しによって行なわれる。「３」から「０」の何れかであるカウント値は、記憶部３に記憶された複数の補間係数郡（ｔａｐｎ１，ｔａｐｎ２，ｔａｐｎ３，ｎ＝０，１，２，３）の格納アドレスＡｒのアドレス番号であり、バイナリカウンタ５４は、当該カウント値を符号器５５に出力する。
【００３２】
符号器５５では、バイナリカウンタ５４より入力されたバイナリコードであるカウント値（「０」〜「３」）を、図５（ａ）に示す変換表に従ってグレイコードへ変換し、復号器５６へ出力する。
【００３３】
復号器５６は、第二クロックに従って、例えば第二クロックの立下りのタイミングで、符号器５５より入力されたグレイコードであるカウント値を取り込み、取り込んだカウント値を図５（ｂ）に示す変換表に従ってバイナリコードへ変換する。
【００３４】
尚、変換表は、カウント値のデクリメントに対応して１ビットしか変化しない変換を行なうものであれば、図５（ａ）、（ｂ）に示すものに限らない。
【００３５】
上述のように、カウント値の取り込みをグレイコードへの変換を行なった上で行なうと、バイナリカウンタ５４の各データビットの変化タイミングのずれによって発生するカウント値の取り込み誤差を低減することができる。
【００３６】
以下に詳述する。例えば、復号器５６が、カウント値の取り込みをバイナリコードのままで行なう構成であって、「１（０００１）」から「２（００１０）」へカウントアップしたカウント値「２」を取り込む場合、カウント値が「１（０００１）」から「２（００１０）」へカウントアップすると、下位の２ビット（ＬＳＢ及び下２桁目のビット）が変化する。
【００３７】
この際、ＬＳＢ及び下２桁目のビットが同時に変化するとは限らない。よって、ＬＳＢが「１」から「０」に変わってカウント値が「０（００００）」となった瞬間に、復号器５６に第二クロックの立下り信号が入力されると、復号器５６はカウント値「０（００００）」を取り込んでしまう。
【００３８】
つまり、復号器５６は、本来取り込むべきカウント値「２（００１０）」でなく、カウント値「０（００００）」を取り込んでしまったこととなり、この場合の誤差は２となる。
【００３９】
一方、本実施形態のように、復号器５６が、カウント値の取り込みをグレイコードで行なう構成であって、上記の場合と同様にカウント値「２」を取り込む場合、カウント値が「１（０００１）」から「２（００１１）」へカウントアップしても、下２桁目のビットしか変化しない。
【００４０】
よって、下２桁目のビットが「０」から「１」に変わってカウント値が「２（００１１）」となる前に、復号器５６に第二クロックの立下り信号が入力されると、復号器５６はカウント値「１（０００１）」を取り込んでしまう。
【００４１】
つまり、復号器５６は、本来取り込むべきカウント値「２（００１１）」でなく、カウント値「１（０００１）」を取り込んでしまったこととなるが、上記の場合と異なり、この場合の誤差は１で済むのである。
【００４２】
尚、カウント値の取り込みをグレイコードで行なうことによる誤差の低減の効果は、バイナリカウンタ５４によってカウントされるカウント数が大きい程、大きくなる。
【００４３】
記憶部５３には、複数の補間係数郡として、ラグランジュ補間によって補間データを演算するための補間係数が格納されている。以下、図６（ａ）を用いて記憶部５３に格納される補間係数について説明する。
【００４４】
公知のラグランジュ補間では、間隔Ｓの離散点Ｄ２（Ｘ（２），Ｙ（２）），Ｄ３（Ｘ（３），Ｙ（３））で表される二個の入力サンプルデータ間の補間点（ｘｎ，ｙｎ）のＹ座標値は、点Ｄ２，Ｄ３を含む三個以上の既知の離散点のＹ座標値に対して所定の式で求められる補間係数を乗算し、その乗算結果の和として求められる。
【００４５】
本構成例では、等間隔Ｓの三個の離散点Ｄ１（Ｘ（１），Ｙ（１）），Ｄ２（Ｘ（２），Ｙ（２）），Ｄ３（Ｘ（３），Ｙ（３））を用いて、点Ｄ２，Ｄ３の二点間を四倍に補間、つまり二点間に三点（ｘ１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３）を等間隔に挿入する二次補間を行なう。
【００４６】
ここで、各補間点（ｘ１，ｙ１），（ｘ２，ｙ２），（ｘ３，ｙ３）による補間比ｐを、ｐ＝ｄｎ／Ｓ（但し、ｄｎ＝ｘｎ−Ｘ（２），ｎ＝０，１，２，３）とすると、各補間点のＸ座標値ｘ１，ｘ２，ｘ３に対応する補間比ｐは、０，０．２５，０．５，０．７５となり、記憶部５３に格納される補間係数Ｑ１，Ｑ２，Ｑ
３は以下に示す数１〜数３で求められる。
【数１】
【数２】
【数３】
【００４７】
つまり、図６（ｂ）に示すように、予め、補間比ｐの各値０，０．２５，０．５，０．７５を数１〜数３に代入することによって補間係数Ｑ１，Ｑ２，Ｑ３の組合せを算出しておき、算出した補間係数Ｑ１，Ｑ２，Ｑ３の組合せを、補間比ｐの各値に対応付けられた記憶部３のアドレスＡｒ（「３」〜「０」）に格納しておくのである。
【００４８】
ＦＩＲフィルタ５７は、乗算器５７１と、加算器５７２と、三個のレジスタｔａｐ１，ｔａｐ２，ｔａｐ３で構成されるラッチ回路５７３とを備えて構成されている。
【００４９】
ＦＩＲフィルタ５７について詳述する。ＦＩＲフィルタ５７では、第二クロックに同期して、復号器５６で取り込まれたカウント値に対応した記憶部５３のアドレスＡｒ（「３」〜「０」の何れか）から、当該アドレスＡｒに格納される三個の補間係数（ｔａｐｎ１，ｔａｐｎ２，ｔａｐｎ３，ｎ＝０，１，２，３）が、ラッチ回路５７３のレジスタｔａｐ１，ｔａｐ２，ｔａｐ３へ取り込まれ、乗算器５７１ａ、５７１ｂ、５７１ｃにより入力サンプルデータと各補間係数が乗算され、乗算結果が加算器５７２により合計されて出力される。
【００５０】
つまり、ＦＩＲフィルタ５７から出力されるデータは、以下の数４に示すように、補間係数Ｑ１，Ｑ２，Ｑ３と点Ｄ１（Ｘ（１），Ｙ（１）），Ｄ２（Ｘ（２），Ｙ（２）），Ｄ３（Ｘ（３），Ｙ（３））の夫々のＹ座標値との積和演算によって算出された、各補間点のＹ座標値ｙｎである。
【数４】
【００５１】
図７は、第一の構成例のサンプリング速度変換装置５に入力されるデータについて説明するチャート図である。本図においては横軸方向に時間が示される。第一クロックの立上りに同期して、Ｙ（１），Ｙ（２），・・・，Ｙ（ｎ）の値を示す入力サンプルデータがシフトレジスタＳＲ１へ入力され、シフトレジスタＳＲ１からＳＲ２へ、ＳＲ２からＳＲ３へと順次シフトする。図７は、第一クロックのクロック１に同期して入力サンプルデータのＹ（１），Ｙ（２），Ｙ（３）がシフトレジスタへ格納された時点から示している。
【００５２】
第一クロックが四倍された第三クロックに同期して、バイナリカウンタ５４によるカウント値は、「３」から「０」までデクリメントする。そして、第二クロックのクロック１の立上りに同期して、復号器５６においてカウント値「３」が取り込まれ、当該カウント値「３」に対応した補間係数｛０，１，０｝がラッチ回路５７３へ取り込まれる。そして、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（３），Ｙ（２），Ｙ（１）｝と補間係数｛０，１，０｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（２）とＹ（１）の間の補間比「０」の補間点（つまりＹ（２））として出力される。
【００５３】
次に、第二クロックのクロック２の立上りに同期して、復号器５６においてカウント値「０」が取り込まれ、当該カウント値「０」に対応した補間係数｛−０．０９３７５，０．４３７５，０．６５６２５｝がラッチ回路５７３へ取り込まれる。そして、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（３），Ｙ（２），Ｙ（１）｝と補間係数｛−０．０９３７５，０．４３７５，０．６５６２５｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（２）とＹ（１）の間の補間比「０．７５」の補間点として出力される。
【００５４】
次に、第二クロックのクロック３の立上りに同期して、復号器５６においてカウント値「１」が取り込まれ、当該カウント値「１」に対応した補間係数｛−０．１２５，０．７５，０．３７５｝がラッチ回路５７３へ取り込まれる。この時は、シフトレジスタＳＲ１，ＳＲ２，ＳＲ３には、入力サンプルデータ｛Ｙ（４），Ｙ（３），Ｙ（２）｝が格納されているので、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（４），Ｙ（３），Ｙ（２）｝と補間係数｛−０．１２５，０．７５，０．３７５｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（３）とＹ（２）の間の補間比「０．５」の補間点として出力される。
【００５５】
次に、第二クロックのクロック４の立上りに同期して、復号器５６においてカウント値「２」が取り込まれ、当該カウント値「２」に対応した補間係数｛−０．０９３７５，０．０９３７５，０．１５６２５｝がラッチ回路５７３へ取り込まれる。この時は、シフトレジスタＳＲ１，ＳＲ２，ＳＲ３には、入力サンプルデータ｛Ｙ（５），Ｙ（４），Ｙ（３）｝が格納されているので、乗算器５７１ａ，５７１ｂ，５７１ｃによりシフトレジスタＳＲ１，ＳＲ２，ＳＲ３から入力されるデータ｛Ｙ（５），Ｙ（４），Ｙ（３）｝と補間係数｛−０．０９３７５，０．０９３７５，０．１５６２５｝が夫々乗算され、各乗算結果が加算器５７２で合計されてサンプルデータＹ（４）とＹ（３）の間の補間比「０．２５」の補間点として出力される。
【００５６】
以降、同様にして、バイナリカウンタ５４が第三クロックに同期して「３」〜「０」のカウントを反復する間、ＦＩＲフィルタ５７では、第二クロックの立上りに同期して復号器５６によって取り込まれたカウント値に対応したアドレスＡｒの補間係数を用いて、その時サンプルデータ蓄積部５１のシフトレジスタＳＲ１，ＳＲ２，ＳＲ３に蓄積されているサンプルデータ間の補間が行なわれる。
【００５７】
上記のように構成されるサンプリング速度変換装置５の入出力データを模式的に図８において示す。本図において横軸は時間を示しており、サンプルデータ蓄積部５１に入力される第一クロックに同期したサンプルデータＳｉｎを、第一クロックの四倍の第三クロックの分解能に対応して補間したとすると、実線及び一点鎖線で示される補間データＳｉｐのようになる。尚、入力サンプルデータＳｉｎ、補間データＳｉｐは共に縦軸にデータの値を示す。ここで、実際の補間は、復号器５６において第二クロックに同期して取り込まれたバイナリカウンタ５４のカウント値に対応して行なわれ、その結果、実線で示される補間データＳｉｐが算出されて、出力サンプルデータＳｏｕｔとして出力される。
【００５８】
尚、上述においてはラグランジュ補間の二次補間を行なう場合について説明したが、（ｎ＋１）個の補間係数と（ｎ＋１）個のシフトレジスタを有し、三次以上のｎ次補間を行なう構成であってもよい。
【００５９】
また、二点間の補間比に応じた数の補間係数の組合せを記憶部５３に格納し、逓倍回路５２において第一クロックの周波数を逓倍して補間比に応じた分解能を有する第三クロックを生成し、第三クロックに同期して補間係数のアドレスカウントが行なわれるように構成することで、二点間の分解能を高めることができる。
【００６０】
例えば、逓倍回路５２において第一クロックを１６倍した第三クロックを生成し、第三クロックに同期して「１５」から「０」までデクリメントするバイナリカウンタ５４を備え、補間比を０，１／１６，２／１６，・・・，１４／１６，１５／１６として算出された１６組の補間係数を記憶部５３に格納しておくことで、サンプルデータを１６倍に補間することが可能となる。
【００６１】
一例として、サンプリング速度変換装置５の第二の構成例を図９に基づいて説明する。この構成例は、第二クロックに同期して、六次のラグランジュ補間により七個の入力サンプルデータに基づき二個の入力サンプルデータ間の補間データを求めて出力する場合の構成例である。更に、この構成例では、サンプルデータ間を４８倍で補間するために、七個の補間係数からなる組合せを４８組備える。
【００６２】
また、この構成例のサンプリング速度変換装置５は、逓倍回路５２に設けられており第三クロックの位相を等量ずらせた複数の第三クロックを生成する移相器５２１と、移相器５２１から出力される各クロックをカウントする複数（本構成例では四個）のバイナリカウンタ５４（５４１〜５４４）と、各バイナリカウンタ５４の出力値を夫々グレイコードに変換する複数（本構成例では四個）の符合器５５（５５１〜５５４）を備え、復号器５６が各符号器５５の出力を取り込みバイナリコードに変換してその加算値に基づいて格納アドレスを生成するように構成されている。
【００６３】
サンプルデータ蓄積部５１は、七個の入力サンプルデータを保持するシフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７を有し、第二逓倍回路５８にてシステムクロックの周波数を１／４倍にした第一クロックに同期してシフトレジスタＳＲ１に入力されたサンプルデータＹ（１），Ｙ（２），・・・，Ｙ（ｎ）は、第一クロックに同期してＳＲ２，ＳＲ３，・・・，ＳＲ７と順次シフトし、シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７に蓄積された七個の入力サンプルデータがＦＩＲフィルタ５７の乗算器５７１（５７１ａ，５７１ｂ，・・・，５７１ｇ）へ入力される。
【００６４】
また、移相器５２１は、システムクロックを逓倍回路５２で３倍にしたクロック（つまり第一クロックの１２倍のクロック）に基づき、０度、９０度、１８０度、２７０度に位相をずらした四個のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を生成する。そして、夫々のクロックに同期して１２クロック分のカウントを行なうバイナリカウンタ５４１〜５４４の夫々から、「１２」または「１１」から「０」までデクリメントされる夫々のカウント値が、符号器５５１〜５５４へ出力される。
【００６５】
符号器５５１は、バイナリカウンタ５４１より入力されたバイナリコードであるカウント値（「１２」〜「０」）を、図１０（ａ）に示す変換表に従ってグレイコードへ変換し、復号器５６へ出力する。また、符号器５５２〜５５４は、バイナリカウンタ５４１より入力されたバイナリコードであるカウント値（「１１」〜「０」）を、図１０（ａ）に示す変換表に従ってグレイコードへ変換し、復号器５６へ出力する。
【００６６】
復号器５６は、第二クロックに従って、例えば第二クロックの立下りのタイミングで、符号器５５１〜５５４より入力されたグレイコードである各カウント値を取り込み、取り込んだ各カウント値を図１０（ｂ）に示す変換表に従ってバイナリコードへ変換する。そして、バイナリコードへ変換された各カウント値を加算する。
【００６７】
尚、変換表は、カウント値のデクリメント（またはインクリメント）に対応して１ビットしか変化しない変換を行なうものであれば、図１０（ａ）、（ｂ）に示すものに限らない。
【００６８】
ここで、復号器５６において加算されるカウント値について、図１１を用いて説明する。バイナリカウンタ５４１〜５４４は、一つのカウンタにより第一クロックの周波数を４８倍したクロックでカウントを行なう代わりに、第一クロックの１２倍の速度で９０度ずつ位相が異なる四個のクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４夫々に同期してカウントを行なう。各バイナリカウンタ５４１〜５４４のカウント値は、「１２」または「１１」から「０」までデクリメントしリセットされる。
【００６９】
尚、各バイナリカウンタ５４１〜５４４をリセットするために、第二の構成例では、サンプリング速度変換装置５はリセット回路５９を備えており、リセット回路５９は第一クロックに基づいて各バイナリカウンタ５４１〜５４４をリセットする。リセット回路５９については、図１３において後述する。
【００７０】
復号器５６において、「１２」または「１１」から「０」までのカウント値が四位相分合計されると「４７」から「０」までの４８通りの何れかの値となり、復号器５６は、第二クロックに同期して、記憶部５３における「４７」から「０」までの何れかのアドレスのカウント値を出力する。
【００７１】
そして、記憶部５３の当該アドレスに格納される補間係数ｔａｐｎ１，ｔａｐｎ２，・・・，ｔａｐｎ７（ｎ＝００，０１，・・・，４６，４７）がラッチ回路５７３のレジスタｔａｐ１，ｔａｐ２，・・・，ｔａｐ７へ取り込まれ、乗算器５７１ａ，５７１ｂ，・・・，５７１ｇにより入力サンプルデータと各補間係数が乗算され、乗算結果が加算器５７２により合計されて出力される。
【００７２】
尚、第二の構成例では、サンプルデータ間を４８倍に補間するために、記憶部５３に４８組の補間係数の組合せが格納される。この場合、補間比ｐは、０，１／４８，２／４８，・・・，４６／４８，４７／４８の４８通りであり、夫々に対応する補間係数は以下の数５〜数１１で求められる。
【数５】
【数６】
【数７】
【数８】
【数９】
【数１０】
【数１１】
【００７３】
このようにして、第一クロックの周波数の１２倍のクロックを使用するだけで、４８倍まで高めた分解能での補間が可能となる。よって、ＦＩＲフィルタ５７は、第一クロックが４８倍される場合より安定した状態で補間を行なうことが可能となる。
【００７４】
図１２は、第二の構成例のサンプリング速度変換装置５の処理の流れについて説明するチャート図である。本図において横軸方向は時間を示す。
【００７５】
シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７は、第一クロックの立下りタイミングでデータをシフトする。図１２におけるシフトデータは、ＳＲ１からＳＲ２，ＳＲ２からＳＲ３，・・・，ＳＲ６からＳＲ７へシフトされる入力サンプルデータを示している。尚、バイナリカウンタ５４は、データがシフトされる第一クロックの立下りタイミングで、リセット信号によってリセットされるが、これについては図１３において後述する。
【００７６】
第二の構成例では、ＦＩＲフィルタ５７は、ｒｅｇ１１，ｒｅｇ１２，・・・，ｒｅｇ１７で構成されるラッチ用レジスタ、及び、ｒｅｇ２１，ｒｅｇ２２，・・・，ｒｅｇ２７で構成される演算用レジスタの二種類のレジスタ５７４を備えている。
【００７７】
そして、シフトレジスタＳＲ１，ＳＲ２，・・・，ＳＲ７に保持されているサンプルデータは、第二クロックの立下りタイミングでラッチ用レジスタにコピーされ、ラッチ用レジスタにコピーされたサンプルデータは、次の第二クロックの立下りタイミングで演算用レジスタにコピーされる。
【００７８】
このように二種類のレジスタを備えることで、第一クロックの立下りタイミング（シフトレジスタのデータシフトタイミング）と、第二クロックの立下りタイミングとが重なった場合でも、ＦＩＲフィルタ５７は正しい演算データを取得することができる。
【００７９】
復号器５６は、第二クロックの立下りタイミングで、バイナリカウンタ５４１〜５４４のカウント値を取り込んで、それらの合計値によって使用する補間係数を決定する。
【００８０】
図１２では、復号器５６は、第二クロックの立下りタイミングで、各バイナリカウンタ５４１〜５４４からカウント値「２」、「３」、「３」、「３」を取り込み、グレイコードである当該カウント値を図１０（ｂ）の変換表によりバイナリコードに変換する。
【００８１】
つまり、バイナリカウンタ５４１のグレイコードのカウント値「２」は、バイナリコードのカウント値「１０」に、バイナリカウンタ５４２〜５４４のグレイコードのカウント値「３」は、バイナリコードのカウント値「１０」に夫々変換される。
【００８２】
変換されたカウント値の合計値が「４０」であるので、記憶部５３のアドレス「４０」であるｔａｐ４０１，ｔａｐ４０２，・・・，ｔａｐ４０７に記憶されている補間係数を、次の第二クロックの立下りタイミングでラッチ回路５７３に格納する。
【００８３】
図１３は、第二の構成例のサンプリング速度変換装置５のバイナリカウンタ５４１〜５４４のリセット処理の一例について説明するチャート図である。本図において横軸方向は時間を示す。
【００８４】
リセット回路５９は、バイナリカウンタ５４１のカウント値を検出しており、カウント値が零となったことを検出すると、ローレベルのリセット信号を出力してバイナリカウンタ５４２〜５４４をリセットする（カウント値を初期値である「１２」にする）。そして、第一クロックの次の立下りタイミングに同期して、リセット信号をローレベルからハイレベルに立ち上げることで、バイナリカウンタ５４１もリセットする（カウント値を初期値である「１１」にする）。以上の動作によってバイナリカウンタ５４（５４１〜５４４）をリセットする。
【００８５】
ところで、第二の構成例では、クロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の位相は９０度ずつずれているため、各バイナリカウンタ５４１〜５４４を同時にリセットすることはできない。そのため、一部のバイナリカウンタ５４のみリセットされている状態では、カウント値の合計値は正しくならない。
【００８６】
具体的には、図１３の最下段に示すように、本来であればカウント値の合計値が「２」、「１」、「０」となるべきタイミングであっても、当該タイミングでは一部のバイナリカウンタ５４のみリセットされている状態であるために、カウント値の合計値が「１４」、「２５」、「３６」となってしまう。
【００８７】
そこで、第二の構成例では、図９に破線で示すように、復号器５６に、各符号器５５１〜５５４の出力を変換したバイナリコードに基づいて加算値を補正する格納アドレス補正部５６１を備えることで、カウント値の合計値の誤りを是正している。
【００８８】
詳述すると、格納アドレス補正部５６１は、合計値が誤った値となる特定のカウント値の組合せと、当該組合せに対応する正しい合計値とで構成される、図１４（ａ）に示すようなデータテーブルを備えている。
【００８９】
そして、格納アドレス補正部５６１は、復号器５６に入力されてバイナリコードへ変換された各カウント値の組合せを当該データテーブルに当てはめて、当該データテーブルに記憶されたカウント値の組合せと合致する場合には、各カウント値を加算して合計値を算出して出力する代わりに、当該データテーブルに記憶されている補正値を正しい合計値として出力する。
【００９０】
バイナリカウンタ５４１は、理論上は図１３に示すようにクロックＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４に従ってカウントを実行するので、図１４（ａ）に示すデータテーブルによるカウント値の補正をおこなうことで、カウント値の合計値が正しくならない全ての組合せに対応していることになる。
【００９１】
しかし、実際の回路では、第二クロックの立下りタイミング（復号器５６によるカウント値の取り込みタイミング）と、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の何れかの立上りタイミング（カウント値の変化タイミング）とが重なることで、カウンタ値が１つずれてしまい、理論上起こり得ない組合せが発生してしまう。また、実際の回路では、クロックのずれ、回路遅延、配線遅延、または温度変動等により、本来等間隔であるはずのカウント値の合計値の期間（図１３において「ｔ」で示す期間）が伸縮し、理論上起こり得ない組合せが発生してしまう。
【００９２】
そこで、格納アドレス補正部５６１は、図１４（ａ）に示すようなデータテーブルに加えて、上述のような起こり得ない組合せを登録した、図１４（ｂ）や図１４（ｃ）に示すようなデータテーブルを備えることで、復号器５６に起こり得ない組合せが入力して場合であっても正しい合計値を出力することができる。
【００９３】
例えば、格納アドレス補正部５６１は、復号器５６に入力されてバイナリコードへ変換された各カウント値の組合せが「１」、「１２」、「１」、「１」である場合、図１４（ｂ）の破線で示すような組合せに合致するので、各カウント値の合計値「１５」を出力する代わりに、当該データテーブルに記憶されている補正値「２」を正しい合計値として出力する。
【００９４】
本例の場合、入力された各カウント値の組合せである「１」、「１２」、「１」、「１」は、本来、「０」、「１２」、「１」、「１」の組合せ（つまり、図１４（ａ）における補正値「２」に対応する組合せ）であるべきところ、バイナリカウンタ５４１（０°のカウンタ）が１つずれてしまうことで、「１」、「１２」、「１」、「１」の組合せとなってしまったものであると、格納アドレス補正部５６１によって判断されているのである。
【００９５】
尚、データテーブルは、図１４（ａ）〜（ｃ）に示したものに限らない。例えば、バイナリカウンタ５４１〜５４４のうち、二個のカウンタのカウント値が同時にずれてしまった場合、理論上起こり得ない組合せとして、「０」、「１２」、「２」、「２」の組合せといった図１４（ｂ）に示された組合せ以外の組合せが発生するが、このような場合であっても、格納アドレス補正部５６１は、発生した当該組合せを図１４（ｂ）のデータテーブルに追加登録した構成であってもよい。
【００９６】
図１５は、本実施形態のサンプリング速度変換装置５の第三の構成例を説明する図である。本構成例は、復号器５６及びＦＩＲフィルタ５７に入力される第二クロックを、第一クロックを逓倍した第四クロックに切り替えるクロック切替部６０を備えた構成例である。
【００９７】
本構成例では、クロック切替部６０により、クロック源３４からの第一クロックを第三逓倍回路６１にて有理数倍したクロック、または、クロック源３５からの第二クロックの何れかを、復号器５６及びＦＩＲフィルタ５７へ入力するクロックとすることができる。
【００９８】
よって、出力サンプルデータの処理系統が入力サンプルデータの処理系統と同一のクロック源を有するようなシステムにおけるサンプリング変換を行なう場合は、第一クロックを有理数倍したクロックを復号器５６及びＦＩＲフィルタ５７へ入力するクロックとし、異なるクロック源の場合は、出力サンプルデータの処理系統のクロック源３５から供給される第二クロックを復号器５６及びＦＩＲフィルタ５７へ入力するクロックとする。そうすることにより、サンプリング速度変換装置５が適用されるシステム構成に応じて出力データの処理系統のクロックに同期した出力サンプルデータを出力することができる。
【００９９】
尚、第一の構成例では二次補間、第二の構成例では六次補間について説明したが、補間係数の個数は三個あるいは七個に限らず、補間係数の数に応じた入力サンプルデータを蓄積できるサンプルデータ蓄積部５１を備え、これに応じた数の補間係数を記憶部５３に格納することにより任意の高次補間を行なうことができる。また、補間比も上記の４倍あるいは４８倍に限らず、補間比に応じた補間係数の組合せを記憶部５３に格納し、第一クロックを逓倍して補間比に応じた分解能でカウントするバイナリカウンタ５４を備えることにより、任意の補間比とするうことが可能である。
【０１００】
また、上記の構成例ではラグランジュ補間を行なうが、蓄積されたサンプルデータに対し補間係数を用いて補間データを求めるようにＦＩＲフィルタ５７を構成すれば、係数の積和演算以外の方法により補間を行なう方法にも本実施形態は適用できる。
【０１０１】
さらに、本実施形態のサンプリング速度変換装置５は、車載用放送波受信装置だけでなく、様々な画像処理装置、音声出力装置等、異なるクロックにより動作するデータ処理系統間で転送されるデータのサンプリング周波数変換に適用される。
【０１０２】
このように、本実施形態によれば、出力クロックの周波数が入力クロックの周波数の有理数倍でない場合であっても出力クロックにほぼ同期して補間されたサンプルデータを出力することができる。
【０１０３】
尚、上述の実施形態は、本発明の一例に過ぎず、本発明の作用効果を奏する範囲において各ブロックの具体的構成等は適宜変更設計できることは言うまでもない。
【図面の簡単な説明】
【０１０４】
【図１】従来のサンプリング速度変換装置の機能ブロック構成図
【図２】車載用放送波受信装置の機能ブロック構成図
【図３】本発明によるサンプリング速度変換装置の機能ブロック構成図
【図４】図３に示したサンプリング速度変換装置の第一の構成例の機能ブロック構成図
【図５】（ａ）は、第一の構成例におけるバイナリコードからグレイコードへの変換を示し、（ｂ）は、第一の構成例におけるグレイコードからバイナリコードへの変換を示す説明図
【図６】（ａ）は、記憶部に記憶された補間係数の算出についての説明図、（ｂ）は、記憶部に記憶された補間係数の組合せを示す説明図
【図７】第一の構成例のサンプリング速度変換装置各部に入力されるデータについて説明するチャート図
【図８】第一の構成例のサンプリング速度変換装置の出力データを模式的に示す説明図
【図９】本実施形態のサンプリング速度変換装置の第二の構成例の機能ブロック構成図
【図１０】（ａ）は、第二の構成例におけるバイナリコードからグレイコードへの変換を示し、（ｂ）は、第二の構成例におけるグレイコードからバイナリコードへの変換を示す説明図
【図１１】第二の構成例において復号器において加算されるカウント値についての説明図
【図１２】第二の構成例のサンプリング速度変換装置の処理の流れについて説明するチャート図
【図１３】第二の構成例のサンプリング速度変換装置のバイナリカウンタのリセット処理について説明するチャート図
【図１４】（ａ）は、理論上起こり得る特定のカウント値の組合せのデータテーブルを示し、（ｂ）は、理論上起こり得ない特定のカウント値の組合せのデータテーブルを示し、（ｃ）は、外的要因により発生する特定のカウント値の組合せのデータテーブルを示す説明図
【図１５】本実施形態のサンプリング速度変換装置の第三の構成例の機能ブロック構成図
【符号の説明】
【０１０５】
３：復調装置
３２：多重分離部
３３：復調処理部
５：サンプリング速度変換装置
５１：サンプルデータ蓄積部
５２：逓倍回路
５３：記憶部
５４：バイナリカウンタ
５５：符号器
５６：復号器
５６１：格納アドレス補正部
５７：ＦＩＲフィルタ
６０：クロック切替部
【特許請求の範囲】
【請求項１】
第一クロックに同期して入力されるサンプルデータを前記第一クロックの周波数とは異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置であって、
前記サンプルデータを蓄積するサンプルデータ蓄積部と、
前記第一クロックの周波数を逓倍して第三クロックを生成する逓倍回路と、
複数の補間係数を補間係数群とし、さらに前記補間係数群を複数組持つ記憶部と、前記第三クロックをカウントして前記補間係数群に対応する格納アドレスを生成するバイナリカウンタと、
前記バイナリカウンタの出力値をグレイコードに変換する符号器と、
前記第二クロックに同期して前記符号器の出力を取り込みバイナリコードに変換して前記格納アドレスを生成する復号器と、
前記第二クロックに同期して前記復号器の出力値をアドレスとして前記記憶部から読み出した前記補間係数群をフィルタ係数として前記サンプルデータの補間データを演算出力するＦＩＲフィルタを備えているサンプリング速度変換装置。
【請求項２】
前記第三クロックの位相を等量ずらせた複数の第三クロックを生成する移相器と、前記移相器から出力される各クロックをカウントする複数のバイナリカウンタと、各バイナリカウンタの出力値を夫々グレイコードに変換する複数の符合器を備え、前記復号器が各符号器の出力を取り込みバイナリコードに変換してその加算値に基づいて前記格納アドレスを生成する請求項１記載のサンプリング速度変換装置。
【請求項３】
前記復号器に、各符号器の出力を変換したバイナリコードに基づいて前記加算値を補正する格納アドレス補正部を備えている請求項２記載のサンプリング速度変換装置。
【請求項４】
前記復号器及び前記ＦＩＲフィルタに入力される第二クロックを、前記第一クロックを逓倍した第四クロックに切り替えるクロック切替部を備えている請求項１から３の何れかに記載のサンプリング速度変換装置。
【請求項５】
前記第一クロックは前記サンプルデータを生成処理する前置データ処理系統のクロック源から供給され、前記第二クロックは前記補間データを処理する後置データ処理系統のクロック源から供給される請求項１から４の何れかに記載のサンプリング速度変換装置。
【請求項６】
複数系統のアンテナで受信され、多重化された受信デジタル信号を各系統の受信デジタル信号に分離する多重分離部と、前記多重分離部で分離された各系統の受信デジタル信号を復調する複数の復調処理部と、前記多重分離部から前記第一クロックに同期して出力される各系統のサンプルデータを、前記第二クロックに同期して前記復調処理部に出力する請求項１から４の何れかに記載の複数のサンプリング速度変換装置を備えている復調装置。
【請求項１】
第一クロックに同期して入力されるサンプルデータを前記第一クロックの周波数とは異なる周波数の第二クロックに同期して出力するサンプリング速度変換装置であって、
前記サンプルデータを蓄積するサンプルデータ蓄積部と、
前記第一クロックの周波数を逓倍して第三クロックを生成する逓倍回路と、
複数の補間係数を補間係数群とし、さらに前記補間係数群を複数組持つ記憶部と、前記第三クロックをカウントして前記補間係数群に対応する格納アドレスを生成するバイナリカウンタと、
前記バイナリカウンタの出力値をグレイコードに変換する符号器と、
前記第二クロックに同期して前記符号器の出力を取り込みバイナリコードに変換して前記格納アドレスを生成する復号器と、
前記第二クロックに同期して前記復号器の出力値をアドレスとして前記記憶部から読み出した前記補間係数群をフィルタ係数として前記サンプルデータの補間データを演算出力するＦＩＲフィルタを備えているサンプリング速度変換装置。
【請求項２】
前記第三クロックの位相を等量ずらせた複数の第三クロックを生成する移相器と、前記移相器から出力される各クロックをカウントする複数のバイナリカウンタと、各バイナリカウンタの出力値を夫々グレイコードに変換する複数の符合器を備え、前記復号器が各符号器の出力を取り込みバイナリコードに変換してその加算値に基づいて前記格納アドレスを生成する請求項１記載のサンプリング速度変換装置。
【請求項３】
前記復号器に、各符号器の出力を変換したバイナリコードに基づいて前記加算値を補正する格納アドレス補正部を備えている請求項２記載のサンプリング速度変換装置。
【請求項４】
前記復号器及び前記ＦＩＲフィルタに入力される第二クロックを、前記第一クロックを逓倍した第四クロックに切り替えるクロック切替部を備えている請求項１から３の何れかに記載のサンプリング速度変換装置。
【請求項５】
前記第一クロックは前記サンプルデータを生成処理する前置データ処理系統のクロック源から供給され、前記第二クロックは前記補間データを処理する後置データ処理系統のクロック源から供給される請求項１から４の何れかに記載のサンプリング速度変換装置。
【請求項６】
複数系統のアンテナで受信され、多重化された受信デジタル信号を各系統の受信デジタル信号に分離する多重分離部と、前記多重分離部で分離された各系統の受信デジタル信号を復調する複数の復調処理部と、前記多重分離部から前記第一クロックに同期して出力される各系統のサンプルデータを、前記第二クロックに同期して前記復調処理部に出力する請求項１から４の何れかに記載の複数のサンプリング速度変換装置を備えている復調装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００９−６５６２２（Ｐ２００９−６５６２２Ａ）
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願番号】特願２００７−２３４０１４（Ｐ２００７−２３４０１４）
【出願日】平成１９年９月１０日（２００７．９．１０）
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願日】平成１９年９月１０日（２００７．９．１０）
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
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