シフトレジスタ
【課題】十分なソフトエラー耐性を確保すると共に、シフトレジスタ全体として回路面積を削減することができ、クロック間でレーシングが生じることを防止する。
【解決手段】第１のマスターラッチ及びスレーブラッチを有すると共に、マスタークロック及びスレーブクロックを伝送するための第１及び第２の伝送路とを有する第１のフリップフロップが、複数縦続接続されて構成された第１のフリップフロップ群と、小さいトランジスタサイズで構成された第２のマスターラッチ及びスレーブラッチを有すると共に、第１の伝送路に接続された第３の伝送路と、第２の伝送路に接続された第４の伝送路とを有する第２のフリップフロップが、複数縦続接続されて構成された第２のフリップフロップ群と、第２のフリップフロップに保持されたデータを第１のフリップフロップの第１のマスターラッチ又はスレーブラッチに転送する転送部とを具備したことを特徴とする。
【解決手段】第１のマスターラッチ及びスレーブラッチを有すると共に、マスタークロック及びスレーブクロックを伝送するための第１及び第２の伝送路とを有する第１のフリップフロップが、複数縦続接続されて構成された第１のフリップフロップ群と、小さいトランジスタサイズで構成された第２のマスターラッチ及びスレーブラッチを有すると共に、第１の伝送路に接続された第３の伝送路と、第２の伝送路に接続された第４の伝送路とを有する第２のフリップフロップが、複数縦続接続されて構成された第２のフリップフロップ群と、第２のフリップフロップに保持されたデータを第１のフリップフロップの第１のマスターラッチ又はスレーブラッチに転送する転送部とを具備したことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスター・スレーブ型の複数のフリップフロップを縦続接続して構成されるシフトレジスタに関する。
【背景技術】
【０００２】
シフトレジスタは、複数のフリップフロップを縦続接続して構成することができる。各フリップフロップとしては、例えば、マスターラッチとスレーブラッチを縦続接続して構成したマスター・スレーブ型フリップフロップを採用することができる。マスターラッチとスレーブラッチとは相互に同一構成であり、夫々マスタークロック及びスレーブクロックによってデータを取り込んで保持する。各フリップフロップは、これらのクロックに同期してデータを次段のフリップフロップに出力すると共に、伝送されたデータを保持する。
【０００３】
このようなシフトレジスタとしては、例えば、特許文献１に提案されたもの等がある。なお、フリップフロップ中の伝送されたデータを保持するデータラッチ部は、複数のゲート回路を組み合わせることで構成することができる。
【０００４】
近年、半導体デバイスを構成するトランジスタの微細化に伴って、宇宙線及び放射線等によってデータが消去されてしまうソフトエラー耐性が問題となってきている。ソフトエラーに対する耐性を確保するために、各フリップフロップのデータラッチ部を構成するトランジスタとしては、十分なトランジスタサイズ（チャネル長（以下、Ｌ）及びチャネル幅（以下、Ｗ））のものを用いる必要がある。
【０００５】
このため、従来のシフトレジスタは、トランジスタを最小寸法で形成することができず、回路面積が大きくなってしまうという問題があった。
【特許文献１】特開平０３−１９２６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、十分なソフトエラー耐性を得ると共に、回路面積を縮小することができるシフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様のシフトレジスタは、第１のトランジスタサイズのトランジスタによって構成された第１のマスターラッチ及び第１のスレーブラッチを有すると共に、前記第１のマスターラッチに供給するマスタークロックを伝送するための第１の伝送路と、前記第１のスレーブラッチに供給するスレーブクロックを伝送するための第２の伝送路とを有する第１のフリップフロップが、複数縦続接続されて構成された第１のフリップフロップ群と、前記第１のトランジスタサイズよりも小さいサイズのトランジスタによって構成された第２のマスターラッチ及び第２のスレーブラッチを有すると共に、前記第２のマスターラッチに供給するマスタークロックを伝送するために前記第１の伝送路に接続された第３の伝送路と、前記第２のスレーブラッチに供給するスレーブクロックを伝送するために前記第２の伝送路に接続された第４の伝送路とを有する第２のフリップフロップが、複数縦続接続されて構成された第２のフリップフロップ群と、前記第２のフリップフロップ群の前記第２のフリップフロップに保持されたデータを前記第１のフリップフロップ群の前記第１のフリップフロップの前記第１のマスターラッチ又は第１のスレーブラッチに転送する転送部とを具備したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、十分なソフトエラー耐性を得ると共に、回路面積を縮小することができるという効果を有する。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係るシフトレジスタを示す回路図である。
【００１０】
本実施の形態は、マスター・スレーブ型フリップフロップを縦続接続して構成したシフトレジスタについてのものである。マスター・スレーブ型フリップフロップにおいては、マスターラッチとスレーブラッチを縦続接続し、夫々マスタークロック及びスレーブクロックによってデータを取り込んで保持する構成である。
【００１１】
図２は一般的なマスター・スレーブ型フリップフロップの具体的な構成の一例を示す回路図である。
【００１２】
マスターラッチＭは、クロックドインバータＩａ，Ｉｂ、インバータＩｃ及びナンド回路ＮＡによって構成されている。入力端子ＩＮａに入力されたデータはクロックドインバータＩａに供給される。入力端子ＩＮｂにはマスタークロックＭＣＬＫが入力される。マスタークロックＭＣＬＫは、バッファＢを介してクロックドインバータＩａの一方制御端及びクロックドインバータＩｂの他方制御端に与えられる。また、マスタークロックＭＣＬＫは、インバータＩｃによって反転された後、クロックドインバータＩａの他方制御端及びクロックドインバータＩｂの一方制御端に与えられる。
【００１３】
クロックドインバータＩａは、マスタークロックＭＣＬＫがハイレベル（以下、Ｈレベルという）の場合にオンとなって、入力されたデータを反転させてナンド回路ＮＡの一方入力端に供給すると共に、マスタークロックＭＣＬＫがローレベル（以下、Ｌレベルという）の場合にはオフとなって、入力データを出力しない。また、クロックドインバータＩｂは、マスタークロックＭＣＬＫがＬレベルの場合にオンとなって、ナンド回路ＮＡの出力を反転させてナンド回路ＮＡの一方入力端に供給すると共に、マスタークロックＭＣＬＫがＨレベルの場合にはオフとなって、ナンド回路ＮＡの出力を出力しない。ナンド回路ＮＡの他方入力端には、入力端子ＩＮｃからリセット信号Ｒｅｓｅｔが与えられる。
【００１４】
通常動作時には、リセット信号ＲｅｓｅｔはＨレベルである。マスタークロックＭＣＬＫがＨレベルになると、入力端子ＩＮａからのデータは反転してナンド回路ＮＡに供給される。従って、入力データがＨレベルならばナンド回路ＮＡの出力はＨレベルであり、入力データがＬレベルならばナンド回路ＮＡの出力はＬレベルである。即ち、マスタークロックＭＣＬＫがＨレベルとなることで、入力データの取込みが行われる。
【００１５】
マスタークロックＭＣＬＫがＬレベルになると、ナンド回路ＮＡの出力はクロックドインバータＩｂによって反転されてナンド回路ＮＡの一方入力端に与えられる。従って、ナンド回路ＮＡの出力データがＨレベルならばナンド回路ＮＡからはＨレベルの出力が継続され、ナンド回路ＮＡの出力データがＬレベルならばナンド回路ＮＡからはＬレベルの出力が継続される。即ち、マスタークロックＭＣＬＫがＬレベルとなることで、データが保持される。ナンド回路ＮＡの出力がマスターラッチＭの出力としてスレーブラッチＳに供給される。
【００１６】
スレーブラッチＳは、マスターラッチＭと同一構成であり、クロックドインバータｉａ〜ｉｂ、インバータｉｃ及びナンド回路ｎａによって構成されている。スレーブクロックＳＣＬＫは、バッファｂを介してクロックドインバータｉａの一方制御端及びクロックドインバータｉｂの他方制御端に与えられる。また、スレーブクロックＳＣＬＫは、インバータｉｃによって反転された後、クロックドインバータｉａの他方制御端及びクロックドインバータｉｂの一方制御端に与えられる。
【００１７】
スレーブラッチＳは、入力端子ｉｎｂを介して供給されるスレーブラッチＳＣＬＫがＨレベルとなることで、マスターラッチからの入力データの取込みを行う。また、スレーブラッチＳは、スレーブラッチＳＣＬＫがＬレベルとなることで、ナンド回路ｎａの出力データを保持する。
【００１８】
このように、一般的なマスター・スレーブ型フリップフロップにおいては、マスターラッチＭ及びスレーブラッチＳのクロックドインバータＩｂ，ｉｂ及びナンド回路ＮＡ，ｎａにおいて、データを記憶するデータラッチ部が構成される。シフトレジスタの各フリップフロップに保持されたデータは、最終的には出力端子Ｏｄを介して出力される。
【００１９】
なお、図２のフリップフロップを用いたシフトレジスタにおいては、スレーブラッチＳの出力端子ｏａは次段のマスターラッチＭの入力端子ＩＮａに接続され、出力端子Ｏｂは次段のマスターラッチＭの入力端子ＩＮｂに接続され、出力端子ｏｂは、次段のスレーブラッチＳの入力端子ｉｎｂに接続され、出力端子ｏｃは次段の入力端子ＩＮｃに接続される。マスターラッチＭ及びスレーブラッチＳのデータラッチ部には、同一データが保持されると共に、Ｈレベルのマスタークロック及びスレーブクロックが入力される毎に、次段のフリップフロップへのデータの転送が行われる。
【００２０】
ところで、上述したように、ソフトエラー耐性を考慮した場合、データラッチ部のトランジスタのゲート長及びゲート幅をある程度大きくする必要がある。このため、回路面積の縮小化が困難であった。しかしながら、マスター・スレーブ型フリップフロップを用いて構成されたシフトレジスタでは、データは最終的にはマスターラッチＭ又はスレーブラッチＳの一方に記憶されていればよく、マスターラッチＭとスレーブラッチＳのいずれか一方のトランジスタサイズをソフトエラー耐性を考慮して大きくし、他方を小さくすることで、回路面積を縮小することが考えられる。
【００２１】
図３はこの場合の例を示している。図３では論理回路の記号の大きさとトランジスタサイズとを対応させており、記号のサイズが大きいほどトランジスタサイズが大きいことを示している。即ち、ラッチ出力を出力するマスターラッチはトランジスタサイズが大きいトランジスタによって構成したクロックドインバータＩａＬ，ＩｂＬ、インバータＩｃＬ及びナンド回路ＮＡＬを有し、スレーブラッチはトランジスタサイズが小さいトランジスタによって構成したクロックドインバータｉａＳ，ｉｂＳ、インバータｉｃＳ及びナンド回路ｎａＳを有する。
【００２２】
図３の例では、マスターラッチのナンド回路ＮＡＬの出力をラッチ出力として出力端子Ｏｄに出力している。そこで、マスターラッチのトランジスタサイズを十分に大きくすることで、ソフトエラー耐性を向上させ、スレーブラッチＳのトランジスタサイズを十分に小さくすることで、回路面積を縮小することを可能にすることができる。
【００２３】
ところが、図３の構成では、マスタークロックＭＣＬＫを伝送するバッファＢＬとスレーブクロックＳＣＬＫを伝送するバッファｂＳのトランジスタサイズも相互に異なってしまう。クロック伝送路中のバッファのトランジスタサイズは、供給可能な電流量、即ち、ファンアウトに影響を与える。マスタークロックＭＣＬＫ及びスレーブクロックＳＣＬＫのレイアウトを含めて注意深くファンアウト調整を行ったとしても、バッファのトランジスタサイズの相違によって、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝搬速度に僅かながら差が生じてしまう場合がある。特に、低電圧駆動のトランジスタでは、ファンアウト調整は極めて困難であり、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝搬速度に差が生じて、レーシングが生じる。
【００２４】
シフトレジスタは、フリップフロップをシリアルに接続してデータを順次転送していくが、シリアル接続の数が大きい場合には、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝搬速度の差によって、クロックの一方が他方を追い越して供給されて、データが正しく転送されない虞がある。
【００２５】
そこで、各クロックの伝送路をフリップフロップとは独立に設け、これらの伝送路（以下、本線という）から各フリップフロップに分線を形成して、各クロックをマスターラッチＭ及びスレーブラッチＳに供給する方法が考えられる。この場合には、クロックの伝送路のファンアウト調整を考慮することなく、マスターラッチＭとスレーブラッチＳのトランジスタサイズを相互に変化させることができる。
【００２６】
しかしながら、この方法では、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの間のレーシングは起きにくいものの、各クロックとデータとの間でレーシングが生じやすいという問題が生じる。クロックとデータとの間のレーシングを抑制する方法として、本線に遅延素子を挿入する方法が考えられる。しかしながら、この方法では、遅延素子を設けるスペースが必要であり、レイアウト的に余裕の無い場合等においては、回路面積の増大を伴うという欠点がある。
【００２７】
そこで、本実施の形態においては、トランジスタサイズが異なる２種類のマスター・スレーブ型フリップフロップを採用し、各フリップフロップ内にマスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝送路を構成するバッファを設けると共に、これらのクロックの伝送路同士をトランジスタサイズを含めて対称に構成可能にすることで、十分なソフトエラー耐性を維持しつつ回路面積の削減を可能にする。
【００２８】
即ち、本実施の形態におけるシフトレジスタは、図１に示すように、トランジスタサイズが大きく十分なソフトエラー耐性を有するトランジスタによって構成されたフリップフロップＦ１，Ｆ２，…Ｆｎが縦続接続された主フリップフロップ群ＦＬと、トランジスタサイズが小さく回路面積を低減したフリップフロップＦｎ＋１，Ｆｎ＋２，…Ｆ２ｎが縦続接続された準フリップフロップ群ＦＳとを有する。
【００２９】
フリップフロップＦ１〜Ｆｎは、相互に同一構成であり、トランジスタサイズが十分に大きいトランジスタによって構成されたマスターラッチＭ１，Ｍ２，…（以下、代表して符号Ｍ）及びスレーブラッチＳ１，Ｓ２，…（以下、代表して符号Ｓ）を有している。マスターラッチＭは、例えば、図２のマスターラッチＭと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。また、スレーブラッチＳも、例えば、図２のスレーブラッチＳと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。これにより、主フリップフロップ群ＦＬの各フリップフロップＦ１，Ｆ２，…，Ｆｎは十分なソフトエラー耐性を有する。
【００３０】
また、フリップフロップＦｎ＋１〜Ｆ２ｎは、相互に同一構成であり、トランジスタサイズが十分に小さいトランジスタによって構成されたマスターラッチＭＳｎ＋１，ＭＳｎ＋２，…（以下、代表して符号ＭＳ）及びスレーブラッチＳＳｎ＋１，ＳＳｎ＋２，…（以下、代表して符号ＳＳ）を有している。マスターラッチＭＳは、例えば、マスターラッチＭと同一構成であるが、十分に小さいサイズのトランジスタによって構成されている。また、スレーブラッチＳＳも、例えば、スレーブラッチＳと同一構成であるが、十分に小さいサイズのトランジスタによって構成されている。これにより、準フリップフロップ群ＦＳの各フリップフロップＦｎ＋１，Ｆｎ＋２，…，Ｆ２ｎは回路面積が十分に小さい。
【００３１】
図４は図１中の主フリップフロップ群ＦＬ中のｕ番目のフリップフロップＦｕと準フリップフロップ群ＦＳ中のｎ＋ｕ番目のフリップフロップＦｎ＋ｕの具体的な構成の一例を示す回路図である。図４において、論理回路記号のサイズの大小は記号によって示す論理回路を構成するトランジスタのサイズの大小を示している。
【００３２】
図４においては、主フリップフロップ群ＦＬ中のフリップフロップのマスターラッチＭｕはトランジスタサイズが大きいクロックドインバータＩａＬ，ＩｂＬ、インバータＩｃＬ及びナンド回路ＮＡＬによって構成され、スレーブラッチＳｕもトランジスタサイズが大きいクロックドインバータｉａＬ，ｉｂＬ、インバータｉｃＬ及びナンド回路ｎａＬによって構成されている。一方、準フリップフロップ群ＦＳ中のフリップフロップのマスターラッチＭＳｎ＋ｕはトランジスタサイズが小さいクロックドインバータＩａＳ，ＩｂＳ、インバータＩｃＳ及びナンド回路ＮＡＳによって構成され、スレーブラッチＳＳｕもトランジスタサイズが小さいクロックドインバータｉａＳ，ｉｂＳ、インバータｉｃＳ及びナンド回路ｎａＳによって構成されている。
【００３３】
図１に示すように、マスタークロックＭＣＬＫは、シリアルに接続されたバッファＢ１，Ｂ２，…，ＢＳｎ＋１，…，ＢＳ２ｎを介して伝送され、各バッファＢ１，Ｂ２，…，ＢＳｎ＋１，…，ＢＳ２ｎの出力が各マスターラッチＭ１，Ｍ２，…ＭＳｎ＋１，ＭＳｎ＋２，…に供給される。また、スレーブクロックＳＣＬＫは、シリアルに接続されたバッファｂ１，ｂ２，…，ｂＳｎ＋１，…，ｂＳ２ｎを介して伝送され、各バッファｂ１，ｂ２，…，ｂＳｎ＋１，…，ｂＳ２ｎの出力が各スレーブラッチＳ１，Ｓ２，…ＳＳｎ＋１，…，ＳＳ２ｎに供給される。
【００３４】
主フリップフロップ群ＦＬにマスタークロックＭＣＬＫを供給するバッファＢ１，Ｂ２，…Ｂｎは、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにマスタークロックＭＣＬＫを供給するバッファＢＳｎ＋１，ＢＳｎ＋２，…ＢＳ２ｎは、小さなトランジスタサイズで構成される。同様に、主フリップフロップ群ＦＬにスレーブクロックＳＣＬＫを供給するバッファｂ１，ｂ２，…ｂｎは、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにスレーブクロックＳＣＬＫを供給するバッファｂＳｎ＋１，ｂＳｎ＋２，…ｂＳ２ｎは、小さなトランジスタサイズで構成される。
【００３５】
即ち、本実施の形態においては、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、トランジスタサイズを含めて対称に構成されている。従って、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫとの間にはレーシングは存在しない。また、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、各フリップフロップＦ１，Ｆ２，…に設けたバッファを介して伝送されており、各クロックとデータとの間にもレーシングは生じない。
【００３６】
本実施の形態においては、マスターラッチＭ１，Ｍ２，…，ＭｎのＤＯＵＴ端とスレーブラッチＳ１，Ｓ２，…，ＳｎのＤＩＮ端との間に、夫々トランスファゲートＴａ１，Ｔａ２，…，Ｔａｎ（以下、代表して符号Ｔａ）が設けられている。更に、本実施の形態においては、準フリップフロップ群ＦＳの各マスターラッチＭＳ１，ＭＳ２，…，ＭＳ２ｎのＤＯＵＴ端と主フリップフロップ群の各スレーブラッチＳ１，Ｓ２，…，ＳｎのＤＩＮ端との間にも、夫々トランスファゲートＴｂ１，Ｔｂ２，…，Ｔｂｎ（以下、代表して符号Ｔｂ）が設けられている。
【００３７】
トランスファゲートＴａの一端とトランスファゲートＴｂの他端とには切換信号ＤＴＲｐが供給される。また、トランスファゲートＴａ１，Ｔａ２，…の他端とトランスファゲートＴｂ１，Ｔｂ２，…の一端とには、夫々インバータＩ１，Ｉ２，…を介して切換信号ＤＴＲｐの反転信号が供給される。これにより、切換信号ＤＴＲｐのＬレベル期間には、トランスファゲートＴａはオンとなり、トランスファゲートＴｂはオフとなる。また、切換信号ＤＴＲｐのＨレベル期間には、トランスファゲートＴａはオフとなり、トランスファゲートＴｂはオンとなる。
【００３８】
次に、このように構成された実施の形態の動作について図５を参照して説明する。図５は第１の実施の形態における動作を説明するためのタイミングチャートであり、マスタークロックＭＣＬＫ、スレーブクロックＳＣＬＫ、データ及び切換信号ＤＴＲｐを示している。
【００３９】
図５に示すように、データのシリアル転送期間には、切換信号ＤＴＲｐはＬレベルである。従って、シリアル転送期間には、各フリップフロップＦ１，Ｆ２，…ＦｎのトランスファゲートＴａはオンであり、トランスファゲートＴｂはオフである。これにより、各フリップフロップＦ１，Ｆ２，…ＦｎのスレーブラッチＳ１，Ｓ２，…，Ｓｎには、マスターラッチＭ１，Ｍ２，…，Ｍｎのデータが与えられる。
【００４０】
即ち、マスタークロックＭＣＬＫがＨレベルになると、マスターラッチＭ１は入力データを取込み、マスターラッチＭ２，Ｍ３，…，Ｍｎ，ＭＳｎ＋１，…，ＭＳ２ｎは、前段のスレーブラッチＳ１，Ｓ２，…，Ｓｎ，ＳＳｎ＋１，…，ＳＳ２ｎ−１のデータを取り込む。マスタークロックＭＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各マスターラッチＭに取り込まれたデータは、クロックドインバータＩｂＬ及びナンド回路ＮＡＬによるデータラッチ部（図４参照）によって保持され、準フリップフロップ群ＦＳの各マスターラッチＭＳに取り込まれたデータは、クロックドインバータＩｂＳ及びナンド回路ＮＡＳによるデータラッチ部（図４参照）によって保持される。
【００４１】
次に、図５に示すように、スレーブクロックＳＣＬＫがＨレベルになると、スレーブラッチＳ１，Ｓ２，…，Ｓｎ，ＳＳｎ＋１，…，ＳＳ２ｎは夫々マスターラッチＭ１，Ｍ２，…，Ｍｎ，ＭＳｎ＋１，…，ＭＳ２ｎに保持されているデータを取込む。スレーブクロックＳＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各スレーブラッチＳに取り込まれたデータは、クロックドインバータｉｂＬ及びナンド回路ｎａＬによるデータラッチ部によって保持され、準フリップフロップ群ＦＳの各スレーブラッチＳＳに取り込まれたデータは、クロックドインバータｉｂＳ及びナンド回路ｎａＳによるデータラッチ部によって保持される。
【００４２】
こうして、マスタークロックＭＣＬＫ及びスレーブクロックＳＣＬＫがＨレベルになる毎に、データが次段のフリップフロップに転送されて、保持される。上述したように、主フリップフロップ群ＦＬの各フリップフロップは大きなトランジスタサイズで構成されており、ソフトエラー耐性に優れている。一方、準フリップフロップ群ＦＳの各フリップフロップは小さいトランジスタサイズで構成されており、ソフトエラー耐性に劣る。準フリップフロップ群ＦＳの各フリップフロップにおいても、シリアル転送時の短時間のデータ保持は可能であるが、比較的長時間のデータ保持は確実ではない。
【００４３】
そこで、本実施の形態においては、データが最後まで転送されてシリアル転送期間が終了すると、準フリップフロップ群ＦＳの各フリップフロップに保持されているデータを、主フリップフロップ群ＦＬの各フリップフロップに転送させるようになっている。各フリップフロップのマスターラッチＭ及びスレーブラッチＳは、同一データを保持しており、ラッチ出力は、マスターラッチＭとスレーブラッチＳのいずれか一方から取り出せばよい。本実施の形態においては、主フリップフロップ群ＦＬの使用しない他方のラッチに準フリップフロップ群ＦＳの各フリップフロップに保持されているデータを転送して保持させる。
【００４４】
即ち、データのシリアル転送が終了すると、切換信号ＤＴＲｐがＬレベルからＨレベルに変化する。これにより、トランスファゲートＴａはオフとなり、トランスファゲートＴｂがオンとなる。従って、準フリップフロップ群ＦＳの各フリップフロップのマスターラッチＭＳｎ＋１，…ＭＳ２ｎに保持されているデータは夫々トランスファゲートＴｂ１，…，Ｔｂｎを介して主フリップフロップ群ＦＬのスレーブラッチＳ１，…，ＳｎのＤＩＮ端に供給される。
【００４５】
ここで、図５に示すように、スレーブクロックＳＣＬＫを１回だけＨレベルにする。そうすると、スレーブラッチＳ１，Ｓ２，…Ｓ２ｎは準フリップフロップ群ＦＳのマスターラッチＭＳ１，ＭＳ２，…ＭＳ２ｎに保持されているデータを取込む。スレーブクロックＳＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各スレーブラッチＳに取り込まれたデータは、クロックドインバータｉｂＬ及びナンド回路ｎａＬによるデータラッチ部によって保持される。こうして、準フリップフロップ群ＦＳの各フリップフロップに取り込まれたデータは、主フリップフロップ群ＦＬの各フリップフロップのスレーブラッチＳに保持される。
【００４６】
このように、シリアル転送後の全てのフリップフロップの出力がソフトエラー耐性に優れた主フリップフロップ群ＦＬの各フリップフロップのマスターラッチＭ及びスレーブラッチＳに保持されることになり、宇宙線等の影響に拘わらず、データの確実な保持が可能である。なお、読み出し時には、出力端Ｏｄ，ｏｄからのラッチ出力を、元のデータ列に対応させて読み出す必要がある。
【００４７】
このように本実施の形態においては、マスターラッチ及びスレーブラッチのいずれも十分なソフトエラー耐性を得るのに必要なトランジスタサイズで構成された主フリップフロップ群と、最小のトランジスタサイズで構成された準フリップフロップ群とを用い、データシリアル転送後に、準フリップフロップ群のラッチデータを、主フリップフロップ群のラッチ出力に使用されていないラッチに転送するようになっている。これにより、十分なソフトエラー耐性を確保すると共に、シフトレジスタ全体として回路面積を削減することができる。また、マスタークロックとスレーブクロックとを伝送する伝送路は、トランジスタサイズを含めて相互に対称に構成されており、レーシングが生じることはない。
【００４８】
なお、本実施の形態においては、主フリップフロップ群ＦＬのフリップフロップの数と準フリップフロップ群ＦＳのフリップフロップの数を同数で構成した例について説明したが、準フリップフロップ群のフリップフロップのデータを主フリップフロップ群のフリップフロップに転送可能であればよいので、主フリップフロップ群ＦＬのフリップフロップの数が準フリップフロップ群ＦＳのフリップフロップの数以上であれば、同様に構成可能である。
【００４９】
また、準フリップフロップ群ＦＳのフリップフロップにラッチしたデータを主フリップフロップ群ＦＬのフリップフロップのスレーブラッチに転送する例について説明したが、マスターラッチに転送するように構成してもよいことは明らかである。
【００５０】
（第２の実施の形態）
図６は本発明の第２の実施の形態を示す回路図である。図６において図１と同一の構成要素には同一符号を付して説明を省略する。
【００５１】
本実施の形態は主フリップフロップ群ＦＬの各フリップフロップと準フリップフロップ群ＦＳの各フリップフロップとを２個づつ入れ子に配置したものである。本実施の形態におけるシフトレジスタは、４個のフリップフロップ毎にトランスファゲートＴａ，Ｔｂを設けており、トランスファゲートＴａ，Ｔｂと４個のフリップフロップとの組を繰返し配置して構成される。図６においては、トランスファゲートＴａ，Ｔｂと４個のフリップフロップによる１組のみを示している。
【００５２】
図６の４個のフリップフロップのうち先頭及び最後のフリップフロップＦｎ＋１，Ｆｎ＋４は、トランジスタサイズが大きく十分なソフトエラー耐性を有するトランジスタによって構成された主フリップフロップ群ＦＬのフリップフロップであり、中央の２つのフリップフロップＦｎ＋２，Ｆｎ＋３は、トランジスタサイズが小さく回路面積を低減した準フリップフロップ群ＦＳのフリップフロップである。
【００５３】
フリップフロップＦｎ＋１，Ｆｎ＋４は、相互に同一構成であり、マスターラッチＭ及びスレーブラッチＳを有している。マスターラッチＭは、例えば、図４のマスターラッチＭと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。また、スレーブラッチＳも、例えば、図４のスレーブラッチＳと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。これにより、主フリップフロップ群ＦＬの各フリップフロップＦｎ＋１，Ｆｎ＋４は十分なソフトエラー耐性を有する。
【００５４】
また、フリップフロップＦｎ＋２，Ｆｎ＋３は、相互に同一構成であり、マスターラッチＭＳ及びスレーブラッチＳＳを有している。マスターラッチＭＳは、例えば、図４のマスターラッチＭＳと同一構成であり、十分に小さいサイズのトランジスタによって構成されている。また、スレーブラッチＳＳも、例えば、図４スレーブラッチＳＳと同一構成であり、十分に小さいサイズのトランジスタによって構成されている。これにより、準フリップフロップ群ＦＳの各フリップフロップＦｎ＋２，Ｆｎ＋３は回路面積が十分に小さい。
【００５５】
フリップフロップＦｎ＋１のスレーブラッチＳｎ＋１のＤＯＵＴ端の出力は、フリップフロップＦｎ＋２のマスターラッチＭＳｎ＋２のＤＩＮ端に供給され、フリップフロップＦｎ＋２のスレーブラッチＳＳｎ＋２のＤＯＵＴ端の出力は、フリップフロップＦｎ＋３のマスターラッチＭＳｎ＋３のＤＩＮ端に供給され、フリップフロップＦｎ＋３のスレーブラッチＳＳｎ＋３のＤＯＵＴ端の出力は、フリップフロップＦｎ＋４のマスターラッチＭｎ＋４のＤＩＮ端に供給される。
【００５６】
最後のフリップフロップＦｎ＋４のスレーブラッチＳｎ＋４のＤＯＵＴ端の出力は、図示しない次段のトランスファゲートＴａｎ＋５を介して次段のフリップフロップＦｎ＋５のマスターラッチＭｎ＋５のＤＩＮ端に供給される。先頭のフリップフロップＦｎ＋１のマスターラッチＭｎ＋１のＤＩＮ端には、トランスファゲートＴａｎ＋１又はトランスファゲートＴｂｎ＋１を介してデータが供給される。トランスファゲートＴａｎ＋１には、図示しない前段のフリップフロップＦｎのスレーブラッチＳｎのＤＯＵＴ端の出力が与えられる。
【００５７】
本実施の形態においては、中央のフリップフロップＦｎ＋２のスレーブラッチＳＳｎ＋２のＤＯＵＴ端の出力は、トランスファゲートＴｂｎ＋１を介して先頭のフリップフロップＦｎ＋１のマスターラッチＭｎ＋１のＤＩＮ端にも供給させるようになっている。
【００５８】
トランスファゲート…，Ｔａｎ＋１，Ｔａｎ＋５，…の一端とトランスファゲート…，Ｔｂｎ＋１，Ｔｂｎ＋５，…の他端とには切換信号ＤＴＲｐが供給される。また、トランスファゲート…，Ｔａｎ＋１，Ｔｎ＋５，…の他端とトランスファゲート…，Ｔｂｎ＋１，Ｔｂｎ＋５，…の一端とには、夫々インバータ…，Ｉｎ＋１，Ｉｎ＋５，…を介して切換信号ＤＴＲｐの反転信号が供給される。これにより、切換信号ＤＴＲｐのＬレベル期間には、トランスファゲートＴａはオンとなり、トランスファゲートＴｂはオフとなる。また、切換信号ＤＴＲｐのＨレベル期間には、トランスファゲートＴａはオフとなり、トランスファゲートＴｂはオンとなる。
【００５９】
マスタークロックＭＣＬＫは、シリアルに接続されたバッファ…，Ｂｎ＋１〜Ｂｎ＋４，…を介して伝送され、各バッファＢｎ＋１〜Ｂｎ＋４の出力が夫々各マスターラッチＭｎ＋１，ＭＳｎ＋２，ＭＳｎ＋３，Ｍｎ＋４に供給される。また、スレーブクロックＳＣＬＫは、シリアルに接続されたバッファ…，ｂｎ＋１〜ｂｎ＋４，…を介して伝送され、各バッファｂｎ＋１〜ｂｎ＋４の出力が夫々各スレーブラッチＳｎ＋１，ＳＳｎ＋２，ＳＳｎ＋３，Ｓｎ＋４に供給される。
【００６０】
主フリップフロップ群ＦＬにマスタークロックＭＣＬＫを供給するバッファＢｎ＋１，Ｂｎ＋４は、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにマスタークロックＭＣＬＫを供給するバッファＢＳｎ＋２，ＢＳｎ＋３は、小さなトランジスタサイズで構成される。同様に、主フリップフロップ群ＦＬにスレーブクロックＳＣＬＫを供給するバッファｂｎ＋１，ｂｎ＋４は、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにスレーブクロックＳＣＬＫを供給するバッファｂＳｎ＋２，ｂＳｎ＋３は、小さなトランジスタサイズで構成される。
【００６１】
即ち、本実施の形態においても、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、トランジスタサイズを含めて対称に構成されている。従って、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫとの間にはレーシングは存在しない。また、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、各フリップフロップＦｎ＋１，Ｆｎ＋２，…に設けたバッファを介して伝送されており、各クロックとデータとの間にもレーシングは生じない。
【００６２】
次に、このように構成された実施の形態の動作について図７を参照して説明する。図７は第２の実施の形態における動作を説明するためのタイミングチャートであり、マスタークロックＭＣＬＫ、スレーブクロックＳＣＬＫ、データ及び切換信号ＤＴＲｐを示している。
【００６３】
図７に示すように、データのシリアル転送期間には、切換信号ＤＴＲｐはＬレベルである。従って、シリアル転送期間には、トランスファゲートＴａはオンであり、トランスファゲートＴｂはオフである。これにより、フリップフロップ…，Ｆｎ＋１，Ｆｎ＋５，…のマスターラッチ…，Ｍｎ＋１，Ｍｎ＋５，…には、前段のスレーブラッチ…，Ｓｎ，Ｓｎ＋４，…のＤＯＵＴ端のデータが与えられる。
【００６４】
マスタークロックＭＣＬＫがＨレベルになると、マスターラッチＭｎ＋１は前段のスレーブラッチＳｎの出力データを取込み、マスターラッチＭＳｎ＋２，ＭＳｎ＋３，Ｍｎ＋４は、前段のスレーブラッチＳｎ＋１，ＳＳｎ＋２，ＳＳｎ＋３のデータを取り込む。マスタークロックＭＣＬＫがＬレベルになると、各マスターラッチＭｎ＋１，Ｍｎ＋４に取り込まれたデータは、クロックドインバータＩｂＬ及びナンド回路ＮＡＬによるデータラッチ部（図４参照）によって保持され、各マスターラッチＭＳｎ＋２，ＭＳｎ＋３に取り込まれたデータは、クロックドインバータＩｂＳ及びナンド回路ＮＡＳによるデータラッチ部（図４参照）によって保持される。
【００６５】
次に、図７に示すように、スレーブクロックＳＣＬＫがＨレベルになると、スレーブラッチＳｎ＋１，ＳＳｎ＋２，ＳＳｎ＋３，Ｓｎ＋４は夫々マスターラッチＭｎ＋１，ＭＳｎ＋２，ＭＳｎ＋３，Ｍｎ＋４に保持されているデータを取込む。スレーブクロックＳＣＬＫがＬレベルになると、各スレーブラッチＳｎ＋１，Ｓｎ＋４に取り込まれたデータは、クロックドインバータｉｂＬ及びナンド回路ｎａＬによるデータラッチ部によって保持され、各スレーブラッチＳＳｎ＋２，ＳＳｎ＋３に取り込まれたデータは、クロックドインバータｉｂＳ及びナンド回路ｎａＳによるデータラッチ部によって保持される。
【００６６】
こうして、マスタークロックＭＣＬＫ及びスレーブクロックＳＣＬＫがＨレベルになる毎に、データが次段のフリップフロップに転送されて、保持される。上述したように、主フリップフロップ群ＦＬの各フリップフロップは大きなトランジスタサイズで構成されており、ソフトエラー耐性に優れている。一方、準フリップフロップ群ＦＳの各フリップフロップは小さいトランジスタサイズで構成されており、ソフトエラー耐性に劣る。
【００６７】
そこで、本実施の形態においても、データが最後まで転送されてシリアル転送期間が終了すると、準フリップフロップ群ＦＳの各フリップフロップに保持されているデータを、主フリップフロップ群ＦＬの各フリップフロップに転送させるようになっている。
【００６８】
即ち、データのシリアル転送が終了すると、切換信号ＤＴＲｐがＬレベルからＨレベルに変化する。これにより、トランスファゲートＴａはオフとなり、トランスファゲートＴｂがオンとなる。従って、準フリップフロップ群ＦＳのフリップフロップＦｎ＋２のスレーブラッチＳＳｎ＋２に保持されているデータはトランスファゲートＴｂｎ＋１を介してフリップフロップＦｎ＋１のマスターラッチＭｎ＋１のＤＩＮ端に供給される。
【００６９】
ここで、図７に示すように、マスタークロックＭＣＬＫを１回だけＨレベルにする。そうすると、マスターラッチＭｎ＋１，Ｍｎ＋４は夫々準フリップフロップ群ＦＳのスレーブラッチＳＳｎ＋２，ＳＳｎ＋３に保持されているデータを取込む。マスタークロックＭＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各マスターラッチＭｎ＋１，Ｍｎ＋４に取り込まれたデータは、クロックドインバータＩｂＬ及びナンド回路ＮＡＬによるデータラッチ部によって保持される。こうして、準フリップフロップ群ＦＳの各フリップフロップに取り込まれたデータは、主フリップフロップ群ＦＬの各フリップフロップのマスターラッチＭに保持される。
【００７０】
このように、シリアル転送後の全てのフリップフロップの出力がソフトエラー耐性に優れた主フリップフロップ群ＦＬの各フリップフロップに保持されることになり、宇宙線等の影響に拘わらず、データの確実な保持が可能である。なお、読み出し時には、出力端Ｏｄ，ｏｄ（図４参照）からのラッチ出力を、元のデータ列に対応させて読み出す必要がある。
【００７１】
このように本実施の形態においては、第１の実施の形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係るシフトレジスタを示す回路図。
【図２】一般的なマスター・スレーブ型フリップフロップの具体的な構成の一例を示す回路図。
【図３】トランジスタサイズが異なることを示す回路図。
【図４】図１中の主フリップフロップ群ＦＬ中のｕ番目のフリップフロップＦｕと準フリップフロップ群ＦＳ中のｎ＋ｕ番目のフリップフロップＦｎ＋ｕの具体的な構成の一例を示す回路図。
【図５】第１の実施の形態における動作を説明するためのタイミングチャート。
【図６】本発明の第２の実施の形態を示す回路図。
【図７】第２の実施の形態における動作を説明するためのタイミングチャート。
【符号の説明】
【００７３】
ＦＬ…主フリップフロップ群、ＦＳ…準フリップフロップ群、Ｆ１〜Ｆ２ｎ…フリップフロップ、Ｍ１〜Ｍｎ，ＭＳｎ＋１〜ＭＳ２ｎ…マスターラッチ、Ｓ１〜Ｓｎ，ＳＳｎ＋１〜ＳＳ２ｎ…スレーブラッチ、Ｂ１〜Ｂｎ，ＢＳｎ＋１〜ＢＳ２ｎ，ｂ１〜ｂｎ，ｂＳｎ＋１〜ｂＳ２ｎ…バッファ、Ｔａ１〜Ｔａｎ，Ｔｂ１〜Ｔｂｎ…トランスファゲート。
【技術分野】
【０００１】
本発明は、マスター・スレーブ型の複数のフリップフロップを縦続接続して構成されるシフトレジスタに関する。
【背景技術】
【０００２】
シフトレジスタは、複数のフリップフロップを縦続接続して構成することができる。各フリップフロップとしては、例えば、マスターラッチとスレーブラッチを縦続接続して構成したマスター・スレーブ型フリップフロップを採用することができる。マスターラッチとスレーブラッチとは相互に同一構成であり、夫々マスタークロック及びスレーブクロックによってデータを取り込んで保持する。各フリップフロップは、これらのクロックに同期してデータを次段のフリップフロップに出力すると共に、伝送されたデータを保持する。
【０００３】
このようなシフトレジスタとしては、例えば、特許文献１に提案されたもの等がある。なお、フリップフロップ中の伝送されたデータを保持するデータラッチ部は、複数のゲート回路を組み合わせることで構成することができる。
【０００４】
近年、半導体デバイスを構成するトランジスタの微細化に伴って、宇宙線及び放射線等によってデータが消去されてしまうソフトエラー耐性が問題となってきている。ソフトエラーに対する耐性を確保するために、各フリップフロップのデータラッチ部を構成するトランジスタとしては、十分なトランジスタサイズ（チャネル長（以下、Ｌ）及びチャネル幅（以下、Ｗ））のものを用いる必要がある。
【０００５】
このため、従来のシフトレジスタは、トランジスタを最小寸法で形成することができず、回路面積が大きくなってしまうという問題があった。
【特許文献１】特開平０３−１９２６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、十分なソフトエラー耐性を得ると共に、回路面積を縮小することができるシフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様のシフトレジスタは、第１のトランジスタサイズのトランジスタによって構成された第１のマスターラッチ及び第１のスレーブラッチを有すると共に、前記第１のマスターラッチに供給するマスタークロックを伝送するための第１の伝送路と、前記第１のスレーブラッチに供給するスレーブクロックを伝送するための第２の伝送路とを有する第１のフリップフロップが、複数縦続接続されて構成された第１のフリップフロップ群と、前記第１のトランジスタサイズよりも小さいサイズのトランジスタによって構成された第２のマスターラッチ及び第２のスレーブラッチを有すると共に、前記第２のマスターラッチに供給するマスタークロックを伝送するために前記第１の伝送路に接続された第３の伝送路と、前記第２のスレーブラッチに供給するスレーブクロックを伝送するために前記第２の伝送路に接続された第４の伝送路とを有する第２のフリップフロップが、複数縦続接続されて構成された第２のフリップフロップ群と、前記第２のフリップフロップ群の前記第２のフリップフロップに保持されたデータを前記第１のフリップフロップ群の前記第１のフリップフロップの前記第１のマスターラッチ又は第１のスレーブラッチに転送する転送部とを具備したことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、十分なソフトエラー耐性を得ると共に、回路面積を縮小することができるという効果を有する。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係るシフトレジスタを示す回路図である。
【００１０】
本実施の形態は、マスター・スレーブ型フリップフロップを縦続接続して構成したシフトレジスタについてのものである。マスター・スレーブ型フリップフロップにおいては、マスターラッチとスレーブラッチを縦続接続し、夫々マスタークロック及びスレーブクロックによってデータを取り込んで保持する構成である。
【００１１】
図２は一般的なマスター・スレーブ型フリップフロップの具体的な構成の一例を示す回路図である。
【００１２】
マスターラッチＭは、クロックドインバータＩａ，Ｉｂ、インバータＩｃ及びナンド回路ＮＡによって構成されている。入力端子ＩＮａに入力されたデータはクロックドインバータＩａに供給される。入力端子ＩＮｂにはマスタークロックＭＣＬＫが入力される。マスタークロックＭＣＬＫは、バッファＢを介してクロックドインバータＩａの一方制御端及びクロックドインバータＩｂの他方制御端に与えられる。また、マスタークロックＭＣＬＫは、インバータＩｃによって反転された後、クロックドインバータＩａの他方制御端及びクロックドインバータＩｂの一方制御端に与えられる。
【００１３】
クロックドインバータＩａは、マスタークロックＭＣＬＫがハイレベル（以下、Ｈレベルという）の場合にオンとなって、入力されたデータを反転させてナンド回路ＮＡの一方入力端に供給すると共に、マスタークロックＭＣＬＫがローレベル（以下、Ｌレベルという）の場合にはオフとなって、入力データを出力しない。また、クロックドインバータＩｂは、マスタークロックＭＣＬＫがＬレベルの場合にオンとなって、ナンド回路ＮＡの出力を反転させてナンド回路ＮＡの一方入力端に供給すると共に、マスタークロックＭＣＬＫがＨレベルの場合にはオフとなって、ナンド回路ＮＡの出力を出力しない。ナンド回路ＮＡの他方入力端には、入力端子ＩＮｃからリセット信号Ｒｅｓｅｔが与えられる。
【００１４】
通常動作時には、リセット信号ＲｅｓｅｔはＨレベルである。マスタークロックＭＣＬＫがＨレベルになると、入力端子ＩＮａからのデータは反転してナンド回路ＮＡに供給される。従って、入力データがＨレベルならばナンド回路ＮＡの出力はＨレベルであり、入力データがＬレベルならばナンド回路ＮＡの出力はＬレベルである。即ち、マスタークロックＭＣＬＫがＨレベルとなることで、入力データの取込みが行われる。
【００１５】
マスタークロックＭＣＬＫがＬレベルになると、ナンド回路ＮＡの出力はクロックドインバータＩｂによって反転されてナンド回路ＮＡの一方入力端に与えられる。従って、ナンド回路ＮＡの出力データがＨレベルならばナンド回路ＮＡからはＨレベルの出力が継続され、ナンド回路ＮＡの出力データがＬレベルならばナンド回路ＮＡからはＬレベルの出力が継続される。即ち、マスタークロックＭＣＬＫがＬレベルとなることで、データが保持される。ナンド回路ＮＡの出力がマスターラッチＭの出力としてスレーブラッチＳに供給される。
【００１６】
スレーブラッチＳは、マスターラッチＭと同一構成であり、クロックドインバータｉａ〜ｉｂ、インバータｉｃ及びナンド回路ｎａによって構成されている。スレーブクロックＳＣＬＫは、バッファｂを介してクロックドインバータｉａの一方制御端及びクロックドインバータｉｂの他方制御端に与えられる。また、スレーブクロックＳＣＬＫは、インバータｉｃによって反転された後、クロックドインバータｉａの他方制御端及びクロックドインバータｉｂの一方制御端に与えられる。
【００１７】
スレーブラッチＳは、入力端子ｉｎｂを介して供給されるスレーブラッチＳＣＬＫがＨレベルとなることで、マスターラッチからの入力データの取込みを行う。また、スレーブラッチＳは、スレーブラッチＳＣＬＫがＬレベルとなることで、ナンド回路ｎａの出力データを保持する。
【００１８】
このように、一般的なマスター・スレーブ型フリップフロップにおいては、マスターラッチＭ及びスレーブラッチＳのクロックドインバータＩｂ，ｉｂ及びナンド回路ＮＡ，ｎａにおいて、データを記憶するデータラッチ部が構成される。シフトレジスタの各フリップフロップに保持されたデータは、最終的には出力端子Ｏｄを介して出力される。
【００１９】
なお、図２のフリップフロップを用いたシフトレジスタにおいては、スレーブラッチＳの出力端子ｏａは次段のマスターラッチＭの入力端子ＩＮａに接続され、出力端子Ｏｂは次段のマスターラッチＭの入力端子ＩＮｂに接続され、出力端子ｏｂは、次段のスレーブラッチＳの入力端子ｉｎｂに接続され、出力端子ｏｃは次段の入力端子ＩＮｃに接続される。マスターラッチＭ及びスレーブラッチＳのデータラッチ部には、同一データが保持されると共に、Ｈレベルのマスタークロック及びスレーブクロックが入力される毎に、次段のフリップフロップへのデータの転送が行われる。
【００２０】
ところで、上述したように、ソフトエラー耐性を考慮した場合、データラッチ部のトランジスタのゲート長及びゲート幅をある程度大きくする必要がある。このため、回路面積の縮小化が困難であった。しかしながら、マスター・スレーブ型フリップフロップを用いて構成されたシフトレジスタでは、データは最終的にはマスターラッチＭ又はスレーブラッチＳの一方に記憶されていればよく、マスターラッチＭとスレーブラッチＳのいずれか一方のトランジスタサイズをソフトエラー耐性を考慮して大きくし、他方を小さくすることで、回路面積を縮小することが考えられる。
【００２１】
図３はこの場合の例を示している。図３では論理回路の記号の大きさとトランジスタサイズとを対応させており、記号のサイズが大きいほどトランジスタサイズが大きいことを示している。即ち、ラッチ出力を出力するマスターラッチはトランジスタサイズが大きいトランジスタによって構成したクロックドインバータＩａＬ，ＩｂＬ、インバータＩｃＬ及びナンド回路ＮＡＬを有し、スレーブラッチはトランジスタサイズが小さいトランジスタによって構成したクロックドインバータｉａＳ，ｉｂＳ、インバータｉｃＳ及びナンド回路ｎａＳを有する。
【００２２】
図３の例では、マスターラッチのナンド回路ＮＡＬの出力をラッチ出力として出力端子Ｏｄに出力している。そこで、マスターラッチのトランジスタサイズを十分に大きくすることで、ソフトエラー耐性を向上させ、スレーブラッチＳのトランジスタサイズを十分に小さくすることで、回路面積を縮小することを可能にすることができる。
【００２３】
ところが、図３の構成では、マスタークロックＭＣＬＫを伝送するバッファＢＬとスレーブクロックＳＣＬＫを伝送するバッファｂＳのトランジスタサイズも相互に異なってしまう。クロック伝送路中のバッファのトランジスタサイズは、供給可能な電流量、即ち、ファンアウトに影響を与える。マスタークロックＭＣＬＫ及びスレーブクロックＳＣＬＫのレイアウトを含めて注意深くファンアウト調整を行ったとしても、バッファのトランジスタサイズの相違によって、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝搬速度に僅かながら差が生じてしまう場合がある。特に、低電圧駆動のトランジスタでは、ファンアウト調整は極めて困難であり、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝搬速度に差が生じて、レーシングが生じる。
【００２４】
シフトレジスタは、フリップフロップをシリアルに接続してデータを順次転送していくが、シリアル接続の数が大きい場合には、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝搬速度の差によって、クロックの一方が他方を追い越して供給されて、データが正しく転送されない虞がある。
【００２５】
そこで、各クロックの伝送路をフリップフロップとは独立に設け、これらの伝送路（以下、本線という）から各フリップフロップに分線を形成して、各クロックをマスターラッチＭ及びスレーブラッチＳに供給する方法が考えられる。この場合には、クロックの伝送路のファンアウト調整を考慮することなく、マスターラッチＭとスレーブラッチＳのトランジスタサイズを相互に変化させることができる。
【００２６】
しかしながら、この方法では、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの間のレーシングは起きにくいものの、各クロックとデータとの間でレーシングが生じやすいという問題が生じる。クロックとデータとの間のレーシングを抑制する方法として、本線に遅延素子を挿入する方法が考えられる。しかしながら、この方法では、遅延素子を設けるスペースが必要であり、レイアウト的に余裕の無い場合等においては、回路面積の増大を伴うという欠点がある。
【００２７】
そこで、本実施の形態においては、トランジスタサイズが異なる２種類のマスター・スレーブ型フリップフロップを採用し、各フリップフロップ内にマスタークロックＭＣＬＫとスレーブクロックＳＣＬＫの伝送路を構成するバッファを設けると共に、これらのクロックの伝送路同士をトランジスタサイズを含めて対称に構成可能にすることで、十分なソフトエラー耐性を維持しつつ回路面積の削減を可能にする。
【００２８】
即ち、本実施の形態におけるシフトレジスタは、図１に示すように、トランジスタサイズが大きく十分なソフトエラー耐性を有するトランジスタによって構成されたフリップフロップＦ１，Ｆ２，…Ｆｎが縦続接続された主フリップフロップ群ＦＬと、トランジスタサイズが小さく回路面積を低減したフリップフロップＦｎ＋１，Ｆｎ＋２，…Ｆ２ｎが縦続接続された準フリップフロップ群ＦＳとを有する。
【００２９】
フリップフロップＦ１〜Ｆｎは、相互に同一構成であり、トランジスタサイズが十分に大きいトランジスタによって構成されたマスターラッチＭ１，Ｍ２，…（以下、代表して符号Ｍ）及びスレーブラッチＳ１，Ｓ２，…（以下、代表して符号Ｓ）を有している。マスターラッチＭは、例えば、図２のマスターラッチＭと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。また、スレーブラッチＳも、例えば、図２のスレーブラッチＳと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。これにより、主フリップフロップ群ＦＬの各フリップフロップＦ１，Ｆ２，…，Ｆｎは十分なソフトエラー耐性を有する。
【００３０】
また、フリップフロップＦｎ＋１〜Ｆ２ｎは、相互に同一構成であり、トランジスタサイズが十分に小さいトランジスタによって構成されたマスターラッチＭＳｎ＋１，ＭＳｎ＋２，…（以下、代表して符号ＭＳ）及びスレーブラッチＳＳｎ＋１，ＳＳｎ＋２，…（以下、代表して符号ＳＳ）を有している。マスターラッチＭＳは、例えば、マスターラッチＭと同一構成であるが、十分に小さいサイズのトランジスタによって構成されている。また、スレーブラッチＳＳも、例えば、スレーブラッチＳと同一構成であるが、十分に小さいサイズのトランジスタによって構成されている。これにより、準フリップフロップ群ＦＳの各フリップフロップＦｎ＋１，Ｆｎ＋２，…，Ｆ２ｎは回路面積が十分に小さい。
【００３１】
図４は図１中の主フリップフロップ群ＦＬ中のｕ番目のフリップフロップＦｕと準フリップフロップ群ＦＳ中のｎ＋ｕ番目のフリップフロップＦｎ＋ｕの具体的な構成の一例を示す回路図である。図４において、論理回路記号のサイズの大小は記号によって示す論理回路を構成するトランジスタのサイズの大小を示している。
【００３２】
図４においては、主フリップフロップ群ＦＬ中のフリップフロップのマスターラッチＭｕはトランジスタサイズが大きいクロックドインバータＩａＬ，ＩｂＬ、インバータＩｃＬ及びナンド回路ＮＡＬによって構成され、スレーブラッチＳｕもトランジスタサイズが大きいクロックドインバータｉａＬ，ｉｂＬ、インバータｉｃＬ及びナンド回路ｎａＬによって構成されている。一方、準フリップフロップ群ＦＳ中のフリップフロップのマスターラッチＭＳｎ＋ｕはトランジスタサイズが小さいクロックドインバータＩａＳ，ＩｂＳ、インバータＩｃＳ及びナンド回路ＮＡＳによって構成され、スレーブラッチＳＳｕもトランジスタサイズが小さいクロックドインバータｉａＳ，ｉｂＳ、インバータｉｃＳ及びナンド回路ｎａＳによって構成されている。
【００３３】
図１に示すように、マスタークロックＭＣＬＫは、シリアルに接続されたバッファＢ１，Ｂ２，…，ＢＳｎ＋１，…，ＢＳ２ｎを介して伝送され、各バッファＢ１，Ｂ２，…，ＢＳｎ＋１，…，ＢＳ２ｎの出力が各マスターラッチＭ１，Ｍ２，…ＭＳｎ＋１，ＭＳｎ＋２，…に供給される。また、スレーブクロックＳＣＬＫは、シリアルに接続されたバッファｂ１，ｂ２，…，ｂＳｎ＋１，…，ｂＳ２ｎを介して伝送され、各バッファｂ１，ｂ２，…，ｂＳｎ＋１，…，ｂＳ２ｎの出力が各スレーブラッチＳ１，Ｓ２，…ＳＳｎ＋１，…，ＳＳ２ｎに供給される。
【００３４】
主フリップフロップ群ＦＬにマスタークロックＭＣＬＫを供給するバッファＢ１，Ｂ２，…Ｂｎは、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにマスタークロックＭＣＬＫを供給するバッファＢＳｎ＋１，ＢＳｎ＋２，…ＢＳ２ｎは、小さなトランジスタサイズで構成される。同様に、主フリップフロップ群ＦＬにスレーブクロックＳＣＬＫを供給するバッファｂ１，ｂ２，…ｂｎは、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにスレーブクロックＳＣＬＫを供給するバッファｂＳｎ＋１，ｂＳｎ＋２，…ｂＳ２ｎは、小さなトランジスタサイズで構成される。
【００３５】
即ち、本実施の形態においては、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、トランジスタサイズを含めて対称に構成されている。従って、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫとの間にはレーシングは存在しない。また、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、各フリップフロップＦ１，Ｆ２，…に設けたバッファを介して伝送されており、各クロックとデータとの間にもレーシングは生じない。
【００３６】
本実施の形態においては、マスターラッチＭ１，Ｍ２，…，ＭｎのＤＯＵＴ端とスレーブラッチＳ１，Ｓ２，…，ＳｎのＤＩＮ端との間に、夫々トランスファゲートＴａ１，Ｔａ２，…，Ｔａｎ（以下、代表して符号Ｔａ）が設けられている。更に、本実施の形態においては、準フリップフロップ群ＦＳの各マスターラッチＭＳ１，ＭＳ２，…，ＭＳ２ｎのＤＯＵＴ端と主フリップフロップ群の各スレーブラッチＳ１，Ｓ２，…，ＳｎのＤＩＮ端との間にも、夫々トランスファゲートＴｂ１，Ｔｂ２，…，Ｔｂｎ（以下、代表して符号Ｔｂ）が設けられている。
【００３７】
トランスファゲートＴａの一端とトランスファゲートＴｂの他端とには切換信号ＤＴＲｐが供給される。また、トランスファゲートＴａ１，Ｔａ２，…の他端とトランスファゲートＴｂ１，Ｔｂ２，…の一端とには、夫々インバータＩ１，Ｉ２，…を介して切換信号ＤＴＲｐの反転信号が供給される。これにより、切換信号ＤＴＲｐのＬレベル期間には、トランスファゲートＴａはオンとなり、トランスファゲートＴｂはオフとなる。また、切換信号ＤＴＲｐのＨレベル期間には、トランスファゲートＴａはオフとなり、トランスファゲートＴｂはオンとなる。
【００３８】
次に、このように構成された実施の形態の動作について図５を参照して説明する。図５は第１の実施の形態における動作を説明するためのタイミングチャートであり、マスタークロックＭＣＬＫ、スレーブクロックＳＣＬＫ、データ及び切換信号ＤＴＲｐを示している。
【００３９】
図５に示すように、データのシリアル転送期間には、切換信号ＤＴＲｐはＬレベルである。従って、シリアル転送期間には、各フリップフロップＦ１，Ｆ２，…ＦｎのトランスファゲートＴａはオンであり、トランスファゲートＴｂはオフである。これにより、各フリップフロップＦ１，Ｆ２，…ＦｎのスレーブラッチＳ１，Ｓ２，…，Ｓｎには、マスターラッチＭ１，Ｍ２，…，Ｍｎのデータが与えられる。
【００４０】
即ち、マスタークロックＭＣＬＫがＨレベルになると、マスターラッチＭ１は入力データを取込み、マスターラッチＭ２，Ｍ３，…，Ｍｎ，ＭＳｎ＋１，…，ＭＳ２ｎは、前段のスレーブラッチＳ１，Ｓ２，…，Ｓｎ，ＳＳｎ＋１，…，ＳＳ２ｎ−１のデータを取り込む。マスタークロックＭＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各マスターラッチＭに取り込まれたデータは、クロックドインバータＩｂＬ及びナンド回路ＮＡＬによるデータラッチ部（図４参照）によって保持され、準フリップフロップ群ＦＳの各マスターラッチＭＳに取り込まれたデータは、クロックドインバータＩｂＳ及びナンド回路ＮＡＳによるデータラッチ部（図４参照）によって保持される。
【００４１】
次に、図５に示すように、スレーブクロックＳＣＬＫがＨレベルになると、スレーブラッチＳ１，Ｓ２，…，Ｓｎ，ＳＳｎ＋１，…，ＳＳ２ｎは夫々マスターラッチＭ１，Ｍ２，…，Ｍｎ，ＭＳｎ＋１，…，ＭＳ２ｎに保持されているデータを取込む。スレーブクロックＳＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各スレーブラッチＳに取り込まれたデータは、クロックドインバータｉｂＬ及びナンド回路ｎａＬによるデータラッチ部によって保持され、準フリップフロップ群ＦＳの各スレーブラッチＳＳに取り込まれたデータは、クロックドインバータｉｂＳ及びナンド回路ｎａＳによるデータラッチ部によって保持される。
【００４２】
こうして、マスタークロックＭＣＬＫ及びスレーブクロックＳＣＬＫがＨレベルになる毎に、データが次段のフリップフロップに転送されて、保持される。上述したように、主フリップフロップ群ＦＬの各フリップフロップは大きなトランジスタサイズで構成されており、ソフトエラー耐性に優れている。一方、準フリップフロップ群ＦＳの各フリップフロップは小さいトランジスタサイズで構成されており、ソフトエラー耐性に劣る。準フリップフロップ群ＦＳの各フリップフロップにおいても、シリアル転送時の短時間のデータ保持は可能であるが、比較的長時間のデータ保持は確実ではない。
【００４３】
そこで、本実施の形態においては、データが最後まで転送されてシリアル転送期間が終了すると、準フリップフロップ群ＦＳの各フリップフロップに保持されているデータを、主フリップフロップ群ＦＬの各フリップフロップに転送させるようになっている。各フリップフロップのマスターラッチＭ及びスレーブラッチＳは、同一データを保持しており、ラッチ出力は、マスターラッチＭとスレーブラッチＳのいずれか一方から取り出せばよい。本実施の形態においては、主フリップフロップ群ＦＬの使用しない他方のラッチに準フリップフロップ群ＦＳの各フリップフロップに保持されているデータを転送して保持させる。
【００４４】
即ち、データのシリアル転送が終了すると、切換信号ＤＴＲｐがＬレベルからＨレベルに変化する。これにより、トランスファゲートＴａはオフとなり、トランスファゲートＴｂがオンとなる。従って、準フリップフロップ群ＦＳの各フリップフロップのマスターラッチＭＳｎ＋１，…ＭＳ２ｎに保持されているデータは夫々トランスファゲートＴｂ１，…，Ｔｂｎを介して主フリップフロップ群ＦＬのスレーブラッチＳ１，…，ＳｎのＤＩＮ端に供給される。
【００４５】
ここで、図５に示すように、スレーブクロックＳＣＬＫを１回だけＨレベルにする。そうすると、スレーブラッチＳ１，Ｓ２，…Ｓ２ｎは準フリップフロップ群ＦＳのマスターラッチＭＳ１，ＭＳ２，…ＭＳ２ｎに保持されているデータを取込む。スレーブクロックＳＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各スレーブラッチＳに取り込まれたデータは、クロックドインバータｉｂＬ及びナンド回路ｎａＬによるデータラッチ部によって保持される。こうして、準フリップフロップ群ＦＳの各フリップフロップに取り込まれたデータは、主フリップフロップ群ＦＬの各フリップフロップのスレーブラッチＳに保持される。
【００４６】
このように、シリアル転送後の全てのフリップフロップの出力がソフトエラー耐性に優れた主フリップフロップ群ＦＬの各フリップフロップのマスターラッチＭ及びスレーブラッチＳに保持されることになり、宇宙線等の影響に拘わらず、データの確実な保持が可能である。なお、読み出し時には、出力端Ｏｄ，ｏｄからのラッチ出力を、元のデータ列に対応させて読み出す必要がある。
【００４７】
このように本実施の形態においては、マスターラッチ及びスレーブラッチのいずれも十分なソフトエラー耐性を得るのに必要なトランジスタサイズで構成された主フリップフロップ群と、最小のトランジスタサイズで構成された準フリップフロップ群とを用い、データシリアル転送後に、準フリップフロップ群のラッチデータを、主フリップフロップ群のラッチ出力に使用されていないラッチに転送するようになっている。これにより、十分なソフトエラー耐性を確保すると共に、シフトレジスタ全体として回路面積を削減することができる。また、マスタークロックとスレーブクロックとを伝送する伝送路は、トランジスタサイズを含めて相互に対称に構成されており、レーシングが生じることはない。
【００４８】
なお、本実施の形態においては、主フリップフロップ群ＦＬのフリップフロップの数と準フリップフロップ群ＦＳのフリップフロップの数を同数で構成した例について説明したが、準フリップフロップ群のフリップフロップのデータを主フリップフロップ群のフリップフロップに転送可能であればよいので、主フリップフロップ群ＦＬのフリップフロップの数が準フリップフロップ群ＦＳのフリップフロップの数以上であれば、同様に構成可能である。
【００４９】
また、準フリップフロップ群ＦＳのフリップフロップにラッチしたデータを主フリップフロップ群ＦＬのフリップフロップのスレーブラッチに転送する例について説明したが、マスターラッチに転送するように構成してもよいことは明らかである。
【００５０】
（第２の実施の形態）
図６は本発明の第２の実施の形態を示す回路図である。図６において図１と同一の構成要素には同一符号を付して説明を省略する。
【００５１】
本実施の形態は主フリップフロップ群ＦＬの各フリップフロップと準フリップフロップ群ＦＳの各フリップフロップとを２個づつ入れ子に配置したものである。本実施の形態におけるシフトレジスタは、４個のフリップフロップ毎にトランスファゲートＴａ，Ｔｂを設けており、トランスファゲートＴａ，Ｔｂと４個のフリップフロップとの組を繰返し配置して構成される。図６においては、トランスファゲートＴａ，Ｔｂと４個のフリップフロップによる１組のみを示している。
【００５２】
図６の４個のフリップフロップのうち先頭及び最後のフリップフロップＦｎ＋１，Ｆｎ＋４は、トランジスタサイズが大きく十分なソフトエラー耐性を有するトランジスタによって構成された主フリップフロップ群ＦＬのフリップフロップであり、中央の２つのフリップフロップＦｎ＋２，Ｆｎ＋３は、トランジスタサイズが小さく回路面積を低減した準フリップフロップ群ＦＳのフリップフロップである。
【００５３】
フリップフロップＦｎ＋１，Ｆｎ＋４は、相互に同一構成であり、マスターラッチＭ及びスレーブラッチＳを有している。マスターラッチＭは、例えば、図４のマスターラッチＭと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。また、スレーブラッチＳも、例えば、図４のスレーブラッチＳと同一構成であり、十分に大きいサイズのトランジスタによって構成されている。これにより、主フリップフロップ群ＦＬの各フリップフロップＦｎ＋１，Ｆｎ＋４は十分なソフトエラー耐性を有する。
【００５４】
また、フリップフロップＦｎ＋２，Ｆｎ＋３は、相互に同一構成であり、マスターラッチＭＳ及びスレーブラッチＳＳを有している。マスターラッチＭＳは、例えば、図４のマスターラッチＭＳと同一構成であり、十分に小さいサイズのトランジスタによって構成されている。また、スレーブラッチＳＳも、例えば、図４スレーブラッチＳＳと同一構成であり、十分に小さいサイズのトランジスタによって構成されている。これにより、準フリップフロップ群ＦＳの各フリップフロップＦｎ＋２，Ｆｎ＋３は回路面積が十分に小さい。
【００５５】
フリップフロップＦｎ＋１のスレーブラッチＳｎ＋１のＤＯＵＴ端の出力は、フリップフロップＦｎ＋２のマスターラッチＭＳｎ＋２のＤＩＮ端に供給され、フリップフロップＦｎ＋２のスレーブラッチＳＳｎ＋２のＤＯＵＴ端の出力は、フリップフロップＦｎ＋３のマスターラッチＭＳｎ＋３のＤＩＮ端に供給され、フリップフロップＦｎ＋３のスレーブラッチＳＳｎ＋３のＤＯＵＴ端の出力は、フリップフロップＦｎ＋４のマスターラッチＭｎ＋４のＤＩＮ端に供給される。
【００５６】
最後のフリップフロップＦｎ＋４のスレーブラッチＳｎ＋４のＤＯＵＴ端の出力は、図示しない次段のトランスファゲートＴａｎ＋５を介して次段のフリップフロップＦｎ＋５のマスターラッチＭｎ＋５のＤＩＮ端に供給される。先頭のフリップフロップＦｎ＋１のマスターラッチＭｎ＋１のＤＩＮ端には、トランスファゲートＴａｎ＋１又はトランスファゲートＴｂｎ＋１を介してデータが供給される。トランスファゲートＴａｎ＋１には、図示しない前段のフリップフロップＦｎのスレーブラッチＳｎのＤＯＵＴ端の出力が与えられる。
【００５７】
本実施の形態においては、中央のフリップフロップＦｎ＋２のスレーブラッチＳＳｎ＋２のＤＯＵＴ端の出力は、トランスファゲートＴｂｎ＋１を介して先頭のフリップフロップＦｎ＋１のマスターラッチＭｎ＋１のＤＩＮ端にも供給させるようになっている。
【００５８】
トランスファゲート…，Ｔａｎ＋１，Ｔａｎ＋５，…の一端とトランスファゲート…，Ｔｂｎ＋１，Ｔｂｎ＋５，…の他端とには切換信号ＤＴＲｐが供給される。また、トランスファゲート…，Ｔａｎ＋１，Ｔｎ＋５，…の他端とトランスファゲート…，Ｔｂｎ＋１，Ｔｂｎ＋５，…の一端とには、夫々インバータ…，Ｉｎ＋１，Ｉｎ＋５，…を介して切換信号ＤＴＲｐの反転信号が供給される。これにより、切換信号ＤＴＲｐのＬレベル期間には、トランスファゲートＴａはオンとなり、トランスファゲートＴｂはオフとなる。また、切換信号ＤＴＲｐのＨレベル期間には、トランスファゲートＴａはオフとなり、トランスファゲートＴｂはオンとなる。
【００５９】
マスタークロックＭＣＬＫは、シリアルに接続されたバッファ…，Ｂｎ＋１〜Ｂｎ＋４，…を介して伝送され、各バッファＢｎ＋１〜Ｂｎ＋４の出力が夫々各マスターラッチＭｎ＋１，ＭＳｎ＋２，ＭＳｎ＋３，Ｍｎ＋４に供給される。また、スレーブクロックＳＣＬＫは、シリアルに接続されたバッファ…，ｂｎ＋１〜ｂｎ＋４，…を介して伝送され、各バッファｂｎ＋１〜ｂｎ＋４の出力が夫々各スレーブラッチＳｎ＋１，ＳＳｎ＋２，ＳＳｎ＋３，Ｓｎ＋４に供給される。
【００６０】
主フリップフロップ群ＦＬにマスタークロックＭＣＬＫを供給するバッファＢｎ＋１，Ｂｎ＋４は、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにマスタークロックＭＣＬＫを供給するバッファＢＳｎ＋２，ＢＳｎ＋３は、小さなトランジスタサイズで構成される。同様に、主フリップフロップ群ＦＬにスレーブクロックＳＣＬＫを供給するバッファｂｎ＋１，ｂｎ＋４は、大きなトランジスタサイズで構成され、準フリップフロップ群ＦＳにスレーブクロックＳＣＬＫを供給するバッファｂＳｎ＋２，ｂＳｎ＋３は、小さなトランジスタサイズで構成される。
【００６１】
即ち、本実施の形態においても、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、トランジスタサイズを含めて対称に構成されている。従って、マスタークロックＭＣＬＫとスレーブクロックＳＣＬＫとの間にはレーシングは存在しない。また、マスタークロックＭＣＬＫの伝送路とスレーブクロックＳＣＬＫの伝送路とは、各フリップフロップＦｎ＋１，Ｆｎ＋２，…に設けたバッファを介して伝送されており、各クロックとデータとの間にもレーシングは生じない。
【００６２】
次に、このように構成された実施の形態の動作について図７を参照して説明する。図７は第２の実施の形態における動作を説明するためのタイミングチャートであり、マスタークロックＭＣＬＫ、スレーブクロックＳＣＬＫ、データ及び切換信号ＤＴＲｐを示している。
【００６３】
図７に示すように、データのシリアル転送期間には、切換信号ＤＴＲｐはＬレベルである。従って、シリアル転送期間には、トランスファゲートＴａはオンであり、トランスファゲートＴｂはオフである。これにより、フリップフロップ…，Ｆｎ＋１，Ｆｎ＋５，…のマスターラッチ…，Ｍｎ＋１，Ｍｎ＋５，…には、前段のスレーブラッチ…，Ｓｎ，Ｓｎ＋４，…のＤＯＵＴ端のデータが与えられる。
【００６４】
マスタークロックＭＣＬＫがＨレベルになると、マスターラッチＭｎ＋１は前段のスレーブラッチＳｎの出力データを取込み、マスターラッチＭＳｎ＋２，ＭＳｎ＋３，Ｍｎ＋４は、前段のスレーブラッチＳｎ＋１，ＳＳｎ＋２，ＳＳｎ＋３のデータを取り込む。マスタークロックＭＣＬＫがＬレベルになると、各マスターラッチＭｎ＋１，Ｍｎ＋４に取り込まれたデータは、クロックドインバータＩｂＬ及びナンド回路ＮＡＬによるデータラッチ部（図４参照）によって保持され、各マスターラッチＭＳｎ＋２，ＭＳｎ＋３に取り込まれたデータは、クロックドインバータＩｂＳ及びナンド回路ＮＡＳによるデータラッチ部（図４参照）によって保持される。
【００６５】
次に、図７に示すように、スレーブクロックＳＣＬＫがＨレベルになると、スレーブラッチＳｎ＋１，ＳＳｎ＋２，ＳＳｎ＋３，Ｓｎ＋４は夫々マスターラッチＭｎ＋１，ＭＳｎ＋２，ＭＳｎ＋３，Ｍｎ＋４に保持されているデータを取込む。スレーブクロックＳＣＬＫがＬレベルになると、各スレーブラッチＳｎ＋１，Ｓｎ＋４に取り込まれたデータは、クロックドインバータｉｂＬ及びナンド回路ｎａＬによるデータラッチ部によって保持され、各スレーブラッチＳＳｎ＋２，ＳＳｎ＋３に取り込まれたデータは、クロックドインバータｉｂＳ及びナンド回路ｎａＳによるデータラッチ部によって保持される。
【００６６】
こうして、マスタークロックＭＣＬＫ及びスレーブクロックＳＣＬＫがＨレベルになる毎に、データが次段のフリップフロップに転送されて、保持される。上述したように、主フリップフロップ群ＦＬの各フリップフロップは大きなトランジスタサイズで構成されており、ソフトエラー耐性に優れている。一方、準フリップフロップ群ＦＳの各フリップフロップは小さいトランジスタサイズで構成されており、ソフトエラー耐性に劣る。
【００６７】
そこで、本実施の形態においても、データが最後まで転送されてシリアル転送期間が終了すると、準フリップフロップ群ＦＳの各フリップフロップに保持されているデータを、主フリップフロップ群ＦＬの各フリップフロップに転送させるようになっている。
【００６８】
即ち、データのシリアル転送が終了すると、切換信号ＤＴＲｐがＬレベルからＨレベルに変化する。これにより、トランスファゲートＴａはオフとなり、トランスファゲートＴｂがオンとなる。従って、準フリップフロップ群ＦＳのフリップフロップＦｎ＋２のスレーブラッチＳＳｎ＋２に保持されているデータはトランスファゲートＴｂｎ＋１を介してフリップフロップＦｎ＋１のマスターラッチＭｎ＋１のＤＩＮ端に供給される。
【００６９】
ここで、図７に示すように、マスタークロックＭＣＬＫを１回だけＨレベルにする。そうすると、マスターラッチＭｎ＋１，Ｍｎ＋４は夫々準フリップフロップ群ＦＳのスレーブラッチＳＳｎ＋２，ＳＳｎ＋３に保持されているデータを取込む。マスタークロックＭＣＬＫがＬレベルになると、主フリップフロップ群ＦＬの各マスターラッチＭｎ＋１，Ｍｎ＋４に取り込まれたデータは、クロックドインバータＩｂＬ及びナンド回路ＮＡＬによるデータラッチ部によって保持される。こうして、準フリップフロップ群ＦＳの各フリップフロップに取り込まれたデータは、主フリップフロップ群ＦＬの各フリップフロップのマスターラッチＭに保持される。
【００７０】
このように、シリアル転送後の全てのフリップフロップの出力がソフトエラー耐性に優れた主フリップフロップ群ＦＬの各フリップフロップに保持されることになり、宇宙線等の影響に拘わらず、データの確実な保持が可能である。なお、読み出し時には、出力端Ｏｄ，ｏｄ（図４参照）からのラッチ出力を、元のデータ列に対応させて読み出す必要がある。
【００７１】
このように本実施の形態においては、第１の実施の形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施の形態に係るシフトレジスタを示す回路図。
【図２】一般的なマスター・スレーブ型フリップフロップの具体的な構成の一例を示す回路図。
【図３】トランジスタサイズが異なることを示す回路図。
【図４】図１中の主フリップフロップ群ＦＬ中のｕ番目のフリップフロップＦｕと準フリップフロップ群ＦＳ中のｎ＋ｕ番目のフリップフロップＦｎ＋ｕの具体的な構成の一例を示す回路図。
【図５】第１の実施の形態における動作を説明するためのタイミングチャート。
【図６】本発明の第２の実施の形態を示す回路図。
【図７】第２の実施の形態における動作を説明するためのタイミングチャート。
【符号の説明】
【００７３】
ＦＬ…主フリップフロップ群、ＦＳ…準フリップフロップ群、Ｆ１〜Ｆ２ｎ…フリップフロップ、Ｍ１〜Ｍｎ，ＭＳｎ＋１〜ＭＳ２ｎ…マスターラッチ、Ｓ１〜Ｓｎ，ＳＳｎ＋１〜ＳＳ２ｎ…スレーブラッチ、Ｂ１〜Ｂｎ，ＢＳｎ＋１〜ＢＳ２ｎ，ｂ１〜ｂｎ，ｂＳｎ＋１〜ｂＳ２ｎ…バッファ、Ｔａ１〜Ｔａｎ，Ｔｂ１〜Ｔｂｎ…トランスファゲート。
【特許請求の範囲】
【請求項１】
第１のトランジスタサイズのトランジスタによって構成された第１のマスターラッチ及び第１のスレーブラッチを有すると共に、前記第１のマスターラッチに供給するマスタークロックを伝送するための第１の伝送路と、前記第１のスレーブラッチに供給するスレーブクロックを伝送するための第２の伝送路とを有する第１のフリップフロップが、複数縦続接続されて構成された第１のフリップフロップ群と、
前記第１のトランジスタサイズよりも小さいサイズのトランジスタによって構成された第２のマスターラッチ及び第２のスレーブラッチを有すると共に、前記第２のマスターラッチに供給するマスタークロックを伝送するために前記第１の伝送路に接続された第３の伝送路と、前記第２のスレーブラッチに供給するスレーブクロックを伝送するために前記第２の伝送路に接続された第４の伝送路とを有する第２のフリップフロップが、複数縦続接続されて構成された第２のフリップフロップ群と、
前記第２のフリップフロップ群の前記第２のフリップフロップに保持されたデータを前記第１のフリップフロップ群の前記第１のフリップフロップの前記第１のマスターラッチ又は第１のスレーブラッチに転送する転送部と
を具備したことを特徴とするシフトレジスタ。
【請求項２】
前記転送部は、縦続接続された前記第１及び第２のフリップフロップに対するシリアル転送処理後に、前記マスタークロック又は前記スレーブクロックによって、前記第２のフリップフロップに保持されたデータを前記第１のマスターラッチ又は第１のスレーブラッチに転送することを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記第１のフリップフロップ群の各フリップフロップと前記準フリップフロップの各フリップフロップとは縦続接続され、
前記転送部は、前記準フリップフロップの各フリップフロップの出力を夫々前記第１のフリップフロップ群の各フリップフロップの前記第１のマスターラッチ又は前記第１のスレーブラッチに転送することを特徴とする請求項１に記載のシフトレジスタ。
【請求項４】
前記第１のフリップフロップ群の２つのフリップフロップの間に前記準フリップフロップの２つのフリップフロップが配置され、
前記転送部は、前記準フリップフロップの２つのフリップフロップのうちの一方のフリップフロップの出力を前記第１のフリップフロップ群の２つのフリップフロップのうちの一方のフリップフロップの前記第１のマスターラッチ又は前記第１のスレーブラッチに転送することを特徴とする請求項１に記載のシフトレジスタ。
【請求項５】
前記転送部は、前記第１のマスターラッチの出力又は前記第１のスレーブラッチの出力と前記第２のフリップフロップの出力とを切換えて前記第１のスレーブラッチ又は前記第１のマスターラッチに供給する切換部を有することを特徴とする請求項１に記載のシフトレジスタ。
【請求項１】
第１のトランジスタサイズのトランジスタによって構成された第１のマスターラッチ及び第１のスレーブラッチを有すると共に、前記第１のマスターラッチに供給するマスタークロックを伝送するための第１の伝送路と、前記第１のスレーブラッチに供給するスレーブクロックを伝送するための第２の伝送路とを有する第１のフリップフロップが、複数縦続接続されて構成された第１のフリップフロップ群と、
前記第１のトランジスタサイズよりも小さいサイズのトランジスタによって構成された第２のマスターラッチ及び第２のスレーブラッチを有すると共に、前記第２のマスターラッチに供給するマスタークロックを伝送するために前記第１の伝送路に接続された第３の伝送路と、前記第２のスレーブラッチに供給するスレーブクロックを伝送するために前記第２の伝送路に接続された第４の伝送路とを有する第２のフリップフロップが、複数縦続接続されて構成された第２のフリップフロップ群と、
前記第２のフリップフロップ群の前記第２のフリップフロップに保持されたデータを前記第１のフリップフロップ群の前記第１のフリップフロップの前記第１のマスターラッチ又は第１のスレーブラッチに転送する転送部と
を具備したことを特徴とするシフトレジスタ。
【請求項２】
前記転送部は、縦続接続された前記第１及び第２のフリップフロップに対するシリアル転送処理後に、前記マスタークロック又は前記スレーブクロックによって、前記第２のフリップフロップに保持されたデータを前記第１のマスターラッチ又は第１のスレーブラッチに転送することを特徴とする請求項１に記載のシフトレジスタ。
【請求項３】
前記第１のフリップフロップ群の各フリップフロップと前記準フリップフロップの各フリップフロップとは縦続接続され、
前記転送部は、前記準フリップフロップの各フリップフロップの出力を夫々前記第１のフリップフロップ群の各フリップフロップの前記第１のマスターラッチ又は前記第１のスレーブラッチに転送することを特徴とする請求項１に記載のシフトレジスタ。
【請求項４】
前記第１のフリップフロップ群の２つのフリップフロップの間に前記準フリップフロップの２つのフリップフロップが配置され、
前記転送部は、前記準フリップフロップの２つのフリップフロップのうちの一方のフリップフロップの出力を前記第１のフリップフロップ群の２つのフリップフロップのうちの一方のフリップフロップの前記第１のマスターラッチ又は前記第１のスレーブラッチに転送することを特徴とする請求項１に記載のシフトレジスタ。
【請求項５】
前記転送部は、前記第１のマスターラッチの出力又は前記第１のスレーブラッチの出力と前記第２のフリップフロップの出力とを切換えて前記第１のスレーブラッチ又は前記第１のマスターラッチに供給する切換部を有することを特徴とする請求項１に記載のシフトレジスタ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−４４８０３（Ｐ２０１０−４４８０３Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０６０２１（Ｐ２００８−２０６０２１）
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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