タイマ回路およびスイッチングレギュレータ
【課題】複数の設定時間を１つのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路及び当該タイマ回路を備えたスイッチングレギュレータを提供する。
【解決手段】障害が発生したことをカウンタ制御回路が検出したのちに、複数の設定時間をカウンタ回路により計測するためカウントの開始と終了をカウンタ回路に通知する。この通知はカウント制御信号により行い、複数の設定時間（カウンタ回路が計測する時間）に応じたタイミングでカウント制御信号を開始状態にする。そしてカウント開始から設定時間までの計測時間を検出するごとにカウンタ回路から出力されるカウント終了信号をカウンタ制御回路が受信してカウンタ制御信号を終了状態にしてカウンタ回路の計測を停止するタイマ回路である。
【解決手段】障害が発生したことをカウンタ制御回路が検出したのちに、複数の設定時間をカウンタ回路により計測するためカウントの開始と終了をカウンタ回路に通知する。この通知はカウント制御信号により行い、複数の設定時間（カウンタ回路が計測する時間）に応じたタイミングでカウント制御信号を開始状態にする。そしてカウント開始から設定時間までの計測時間を検出するごとにカウンタ回路から出力されるカウント終了信号をカウンタ制御回路が受信してカウンタ制御信号を終了状態にしてカウンタ回路の計測を停止するタイマ回路である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイマ回路および当該タイマ回路を備えるスイッチングレギュレータの技術に関する。
【背景技術】
【０００２】
今日、タイマ回路を用いて設定時間を得るために、コンデンサや抵抗素子などを用いて充放電により所望の時間を検出するタイマ回路や、発振器などから出力される一定周期のパルス信号を計測するカウンタ回路を用いて所望の時間を得るタイマ回路がある。
【０００３】
コンデンサや抵抗素子を用いて複数の設定時間を得るためには回路が複数必要になる。特に長い設定時間を得るためにはコンデンサの容量を大きくする必要があり、容量が大きくなるとコンデンサのサイズが大きくなり、半導体集積回路に内蔵することが困難になる。
【０００４】
また、カウンタ回路を用いて複数の設定時間を計測する場合には、計測時間ごとに異なる複数のタイマ回路を設けなければならないため、タイマ回路の面積が増大してしまう。
そこで特許文献１によれば、フリップフロップを複数段直列に接続して構成され入力クロックＣＬＫを計数する共通カウンタ回路と、フリップフロップを複数段直列に接続して構成され共通カウンタ回路の出力をそれぞれ計数する６つの個別カウンタ回路とを備えている。そのカウンタ回路により、６つのタイマをそれぞれ構成している。上記構成によりフリップフロップの個数を大幅に減少でき、全体として回路規模を小さくできるタイマ回路が提案されている。
【０００５】
しかしながら、特許文献１に記載のタイマ回路では共有して計測できるカウンタ回路をひとつの回路にして回路面積を小さくしているが、共有して計測できない複数の設定時間を得るためにカウンタ回路を複数設けなければならないため回路面積がさほど小さくならないという問題がある。
【特許文献１】特開２００３−２７０３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような実情に鑑みてなされたものであり、複数の設定時間をひとつのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路および当該タイマ回路を備えるスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の態様のひとつである一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路と、複数の設定時間を前記カウンタ回路により計測するため前記カウントのカウント開始と終了を前記カウンタ回路に通知するカウント制御信号を生成するカウンタ制御回路とを備え、前記カウンタ制御回路は、障害が発生したことを検出して生成される障害検出信号を受信して前記カウンタ回路がカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第１の設定時間後に、前記カウント制御回路に前記カウンタ回路のカウント状態を終了する第１のカウント終了信号を送り、前記カウンタ制御回路は、前記カウンタ回路から前記第１のカウント終了信号を受信した所定時間後に、前記カウンタ回路のカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送る。
【０００８】
電源電圧を所望の電圧に変換するスイッチングレギュレータ回路と、当該スイッチングレギュレータ回路に印加される電圧の障害を検出して当該スイッチングレギュレータ回路を出力停止状態及び出力復帰状態にする保護回路とを有するスイッチングレギュレータにおいて、前記保護回路は、請求項１に記載のタイマ回路と、電源電圧の低下を検出し、前記障害検出信号である電源電圧低下信号を出力する電源電圧検出回路とを有し、前記カウンタ制御回路は、前記電源電圧検出回路が電源電圧低下信号を検出すると、前記第１のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にし、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にしてもよい。
【０００９】
前記保護回路は、さらに、負荷が短絡状態であることを示す短絡信号を検出する短絡信号検出回路を有し、前記カウンタ制御回路は、前記短絡信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にすると共に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路に送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送り、前記カウンタ制御回路は、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にしてもよい。
【発明の効果】
【００１０】
本発明によれば、複数の設定時間を１つのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路及び当該タイマ回路を備えたスイッチングレギュレータを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（原理説明）
本発明のタイマ回路の制御について説明をする。
【００１２】
タイマ回路は、一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路をひとつ備えている。障害が発生したことをカウンタ制御回路が検出したのちに、複数の設定時間をカウンタ回路により計測するためカウントの開始と終了をカウンタ回路に通知する。この通知はカウント制御信号により行い、複数の設定時間（カウンタ回路が計測する時間）に応じたタイミングでカウント制御信号を開始状態にする。そしてカウント開始から設定時間までの計測時間を検出するごとにカウンタ回路から出力されるカウント終了信号をカウンタ制御回路が受信してカウンタ制御信号を終了状態にしてカウンタ回路の計測を停止する。
【００１３】
（実施例１）
（回路構成）
図１に本発明のタイマ回路１５をスイッチングレギュレータに適用した実施例を示す。図１に示すスイッチングレギュレータ１の構成はスイッチングレギュレータ回路２と保護回路３を備えている。
【００１４】
スイッチングレギュレータ回路２は、トランジスタをスイッチング素子として用いてオンの時間とオフの時間の比率を変化させて電源電圧を所望の電圧に変換している。例えば、数１０ｋＨｚ〜数１００ｋＨｚでオン／オフを繰り返す。その後、トランジスタのオン／オフにより生成された脈流を直流にするために、コイルとコンデンサを用い電気エネルギーを蓄積して直流にする。また、出力電圧が一定になるようにオン／オフの比率を変化させる。
【００１５】
降圧のほかに昇圧や極性反転なども可能で、回路中にトランスを用いることで入出力間を電気的に絶縁することも可能である。保護回路３については後述する。
電源電圧検出回路４は、スイッチングレギュレータ１が搭載されている基板に供給する電源電圧を監視しており、電源電圧が低下し予め設定した電圧以下になると障害検出信号を出力する回路である。
【００１６】
例えば、所定の電源電圧（ＶＤＤ）とグランド（ＧＮＤ）間に抵抗を設け、その抵抗の両端の電圧を監視する単純なものでもよいし、電圧監視ＩＣなどをスイッチングレギュレータ１の搭載される基板に設けて電源電圧低下を検出してもよい。
【００１７】
短絡検出回路５は、負荷が短絡状態になったときに、スイッチングレギュレータ１内部の部品が破損するのを防止するために設けられた回路である。例えば、出力電流（負荷電流）が設定値を越えたことを検出して短絡信号を出力する。
【００１８】
例えば、パルスデューティ制御されるスイッチングレギュレータ１では、短絡状態になると出力電圧が低下するため、出力電圧を上昇しようとして最大デューティの駆動パルスを発生する。最大デューティを検出する回路を用いてもよい。
【００１９】
保護回路３は、定電流回路６、コンデンサ７、ＮＭＯＳトランジスタ８、抵抗９、１０、コンパレータ１１、パルス発生回路１２とタイマ回路１５から構成される。タイマ回路１５はカウンタ回路１３、カウンタ制御回路１４により構成されている。
【００２０】
定電流回路６は電源であり、本例では電流が一定に流れる定電流電源を用いている。
また、コンデンサ７は、定電流回路６とコンデンサ７の容量によって後述するパルス幅Ｔを決定するために設けられている。
【００２１】
ＮＭＯＳトランジスタ８は、パルス発生回路１２からの信号によりオン／オフ制御される。
抵抗９、１０はＶｒｅｆとなるように分圧をするために設けられ、本例ではリファレンス電圧Ｖｒｅｆを生成する。本例では抵抗により分圧をしてＶｒｅｆを生成しているが限定するものではなく、直流電源などを接続してもよい。
【００２２】
コンパレータ１１は、リファレンス電圧Ｖｒｅｆと、定電流回路６とコンデンサ７の接続点から供給される出力信号（電圧）を比較して、リファレンス電圧Ｖｒｅｆより出力信号電圧が高いかを判断して矩形波を生成し出力する。
【００２３】
パルス発生回路１２は、コンパレータ１１の出力信号に基づいて一定周期Ｔのパルスを出力する。
タイマ回路１５のカウンタ回路１３は上記パルス発生回路１２の出力信号である一定周期のパルス信号をカウントして所定の時間を計測する。また、タイマ回路１５のカウンタ制御回路１４により計測の開始と終了がカウンタ制御信号により制御される。
【００２４】
図２にタイマ回路を構成するカウンタ回路１３とカウンタ制御回路１４の回路例を示す。
カウンタ回路１３は、インバータ２１と複数のＴフリップフロップ２２Ｑ１〜Ｑｍ（以下ＴフリップフロップをＴ−ＦＦと示す）により構成されている。パルス発生回路１２の出力端子はＴ−ＦＦ２２Ｑ１のＴ入力端子に接続されている。また、パルス発生回路１２の出力端子はインバータ２１を介してＴ−ＦＦ２２のＴ−入力端子に接続されている（Ｔ−はＴの上バーを示す）。また、インバータ２１の出力は後述するラッチ回路２７のセット端子（Ｓ）に接続されている。
【００２５】
Ｔ−ＦＦ２２Ｑ１のＱ出力端子はＴ−ＦＦ２２Ｑ２のＴ−入力端子に接続されている。Ｔ−ＦＦ２２Ｑ１のＱ−出力端子はＴ−ＦＦ２２Ｑ２のＴ入力端子に接続されている（Ｑ−はＱの上バーを示す）。上記Ｔ−ＦＦ２２Ｑ１とＴ−ＦＦ２２Ｑ２の接続と同じようにＴ−ＦＦ２２Ｑ２とＴ−ＦＦ２２Ｑ４、Ｔ−ＦＦ２２Ｑ４とＴ−ＦＦ２２Ｑ８が接続されている。また、Ｔ−ＦＦ２２Ｑ８後段のＴ−ＦＦ２２Ｑｎ〜Ｔ−ＦＦ２２Ｑｍまでの接続も同じように順次接続されている。また、Ｔ−ＦＦ２２Ｑ１〜Ｑｎはローアクティブのリセット端子を備えている。
【００２６】
図２においてはＴ−ＦＦ２２Ｑｍまでの接続を示しているが、カウンタであれば特に限定するものではない。
カウンタ制御回路１４は、ＯＲ２４（論理和）、ラッチ回路２５、遅延回路２６、ラッチ回路２７、ＮＡＮＤ２８（否定論理積）、ＮＡＮＤ２９（否定論理積）、ＡＮＤ２１０（論理積）から構成される。
【００２７】
ＯＲ２４の入力端子には短絡検出回路５の出力端子が接続されている。短絡検出回路が短絡状態を検出すると信号Ｂが「Ｌ」（low）から「Ｈ」（high）に変化する。ＯＲ２４の他方の入力端子はカウンタ回路１３のＴ−ＦＦ２２ＱｎのＱ出力端子と接続されている。
【００２８】
ＯＲ２４の出力端子はラッチ回路２５のセット端子（Ｓ）と接続されている。ラッチ回路２５のリセット端子（Ｒ）はＴ−ＦＦ２２ＱｍのＱ−出力端子と接続されている。
ラッチ回路２５のＱ出力端子は遅延回路２６の入力端子に接続されている。ラッチ回路２５Ｑ−出力端子はＮＡＮＤ２８の一方の入力端子に接続されている。また、ラッチ回路２５のＱ−出力端子から出力信号が出力される。スイッチングレギュレータ回路２に出力信号を転送して、スイッチングレギュレータ回路２を制御してもよい（図１破線矢印）。
【００２９】
ラッチ回路２７のセット端子（Ｓ）は上記説明したようにインバータ２１の出力端子と接続されている。また、リセット端子（Ｒ）には遅延回路２６の出力端子が接続される。ラッチ回路２７のＱ−出力端子はＮＡＮＤ２９の入力端子に接続され、ＮＡＮＤ２８の出力端子はＮＡＮＤ２９の他方の入力端子に接続されている。
【００３０】
ＮＡＮＤ２８の他方の入力端子には、電源電圧検出回路４が電圧低下を検出して信号Ａを通知するために電源電圧検出回路４の出力端子と接続されている。
ＡＮＤ２１０の一方の入力端子はパワーオン信号（Power on）が接続されている。他方にはＮＡＮＤ２９の出力端子が接続されている。
【００３１】
ＡＮＤ２１０の出力端子はＴ−ＦＦ２２Ｑ１〜Ｑｍの各リセット端子（カウンタ制御信号の入力端子）に接続されている。
上記カウンタ制御回路１４は、本実施例では上記構成を用いたが限定するものではない。
【００３２】
（動作説明）
図１に示した実施例の動作を説明する。
本発明は、ひとつのカウンタ回路で複数の設定時間を確保できる回路である。信号Ａに対しては信号Ａが「Ｈ」を継続する時間を計測し、第１の設定時間（Ｔ＊ｎ（ｓｅｃ））後に出力（第１のカウント終了信号）を「Ｈ」から「Ｌ」にする。その後、カウンタ回路をリセットし、再度カウントを開始させて、第２の設定時間（Ｔ＊ｍ（ｓｅｃ））後に出力（第２のカウント終了信号）を「Ｌ」から「Ｈ」に戻す。
【００３３】
信号Ｂに対しては信号Ｂが「Ｈ」になるとすぐに出力を「Ｈ」から「Ｌ」にし、Ｔ＊ｍ(ｓｅｃ)後に出力を「Ｌ」から「Ｈ」に戻す。
カウンタの計数値ｎ、ｍは、２の階乗となる整数である。
【００３４】
保護回路３のＮＭＯＳトランジスタ８は、パルス発生回路１２の出力信号をゲート端子に入力することで一定周期のパルス信号を生成するための制御を行う。
ＮＭＯＳトランジスタ８がＯＦＦ状態のとき、コンパレータ１１の＋入力端子の電圧値が増加し始める。定電流回路６とコンデンサ７により決定される遅延時間経過後に、コンパレータ１１の＋入力端子の電圧値がリファレンス電圧Ｖｒｅｆの電圧値を超える。そして、コンパレータ１１の出力信号が「Ｌ」（low）から「Ｈ」（high）に変化する。
【００３５】
ＮＭＯＳトランジスタ８がＯＮ状態のとき、コンパレータ１１の＋入力端子の電圧値がリファレンス電圧Ｖｒｅｆより低い電圧になるため、コンパレータ１１の出力信号が「Ｌ」になる。
【００３６】
コンパレータ１１の出力信号はパルス発生回路１２に入力される。パルス発生回路１２は、コンパレータ１１の出力信号をトリガとしてパルス幅Ｔの正パルスを出力する。
パルス発生回路１２の正パルスは、ＮＭＯＳトランジスタ８をＯＮ状態にするので、コンデンサ７の電荷は失われ、コンパレータ１１の出力電圧は「Ｌ」となる。
【００３７】
また、正パルスのパルス幅Ｔは、コンパレータ１１の出力信号が「Ｌ」に復帰するまでの時間以上に設定する。
次に、タイマ回路１５（カウンタ回路１３とカウンタ制御回路１４）の動作について説明する。
【００３８】
カウンタ回路１３はパルス発生回路１２から出力された正パルス信号をカウント制御信号を開始状態（リセット解除）にすることによりカウントを開始する。また、カウンタ制御回路１４から出力されるカウント制御信号を終了状態にすることによりカウンタ回路１３のカウントを終了する。
【００３９】
図３に障害検出信号である電源電圧低下検出信号（信号Ａ）が検出された場合のカウンタ回路１３とカウンタ制御回路１４の動作についてタイムチャートにより説明をする。
図３に示すタイムチャートの各波形は上から順番に（１）供給電源の波形（Power on）、（２）パルス発生回路１２からカウンタ回路１３に供給される正パルス信号の波形（Ｑ０）、（３）インバータ２１の出力波形（Ｑ０−）、（４）電源電圧検出回路４の障害検出信号波形（信号Ａ）、（５）ＮＡＮＤ２８の出力波形、（６）ＮＡＮＤ２９の出力波形、（７）ラッチ回路２５のＱ出力端子の出力波形、（８）遅延回路２６の出力波形、（９）ラッチ回路２７のＱ−出力端子の出力波形、（１０）カウンタ制御回路１４の出力波形（制御信号：障害検出保護時間の間信号レベルが「Ｌ」）、（１１）ＡＮＤ２１０の出力波形、（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力波形（Ｑｎ：第１のカウント終了信号）、（１３）カウンタ回路１３のＴ−ＦＦ２２Ｑｍの出力波形（Ｑｍ−：第２のカウント終了信号）である。
【００４０】
なお、カウンタ回路１３から出力される信号が第１のカウント終了信号、第２のカウント終了信号である。本例では第１のカウント終了信号が（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力信号（Ｑｎ）、第２のカウント終了信号が（１３）カウンタ回路１３のＴ−ＦＦ２２Ｑｍの出力信号（Ｑｍ−）である。
【００４１】
また、カウンタ制御回路１４で生成されるカウント制御信号は、本例では（１０）カウンタ制御回路１４の出力信号である。
Ｔ０のタイミングで、スイッチングレギュレータ１に電源電圧が供給され、（１）Power onの信号レベルが「Ｌ」から「Ｈ」に変化する。
【００４２】
Ｔ１のタイミングでは、カウンタ回路１３には、パルス発生回路１２から正パルス信号が供給されているおり、電源電圧が予め設定した電圧以下になると電源電圧検出回路４により、電源電圧の低下信号（信号Ａ）が検出され、（４）信号Ａの信号レベルが「Ｌ」から「Ｈ」に変化する。（４）信号Ａの信号レベルが「Ｌ」から「Ｈ」に変化すると、（５）ＮＡＮＤ２８の出力信号レベルが、ラッチ回路２５のＱ−出力端子の出力レベルが「Ｈ」であるため、「Ｈ」から「Ｌ」に変化する。また、（６）ＮＡＮＤ２９の出力信号レベルは、（９）ラッチ回路２７のＱ−出力端子の信号レベル「Ｈ」とＮＡＮＤ２８の出力信号レベル「Ｌ」により「Ｌ」から「Ｈ」に変化する。その結果、（１１）ＡＮＤ２１０の出力信号レベルが「Ｈ」になる。ＡＮＤ２１０の出力が「Ｈ」になるとカウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍのリセットが解除されカウントを開始する。
【００４３】
Ｔ２のタイミングでは、カウンタ回路１３が第１の設定時間を計測したことを示す第１のカウント終了信号をカウント制御回路１４に送信する。そして、カウント制御信号を終了状態にしてＴ−ＦＦ２２Ｑ１〜Ｑｍをリセットする。
【００４４】
つまり、第１の設定時間（Ｔ＊ｎ(ｓｅｃ)）後に、（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力信号レベルが「Ｈ」になり、ラッチ回路２５のＱ出力端子の出力レベルが「Ｌ」から「Ｈ」に変化する。そして、Ｔ−ＦＦ２２ＱｍのＱｍ−出力信号レベルは「Ｈ」であるため（５）ＮＡＮＤ２８の出力信号レベルは「Ｌ」から「Ｈ」に変化する。（６）ＮＡＮＤ２９の出力信号レベルは、ラッチ回路２７のＱ−出力端子の出力信号レベルが「Ｈ」と（５）ＮＡＮＤ２８の出力信号レベル「Ｈ」により、「Ｈ」から「Ｌ」に変化する。（１０）カウンタ制御回路１４の出力は「Ｈ」から「Ｌ」に変化する。すなわち、カウンタ制御回路１４は、第１のカウント終了信号に基づいてスイッチングレギュレータ回路２を出力停止状態とする。（１１）ＡＮＤ２１０の出力は（１）Power onの信号レベルが「Ｈ」で、（６）ＮＡＮＤ２９の出力信号レベルが「Ｌ」であるため「Ｈ」から「Ｌ」に変化する。その結果、カウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍがリセットされ、Ｔ＊ｎ（ｓｅｃ）後でカウントを元に戻す。
【００４５】
Ｔ３のタイミングでは、ラッチ回路２５のＱ出力端子の出力レベルが遅延回路２６により遅延され、（８）遅延回路２６の出力信号レベルが「Ｌ」から「Ｈ」に変化する。
カウンタ制御回路１４は、カウンタ回路１３から第１のカウント終了信号を受信し、Ｔ２〜Ｔ４の期間（所定時間）経過後のＴ４のタイミングでカウンタ回路１３のカウントを開始するためにカウント制御信号を開始状態にして第２の設定時間の計測を開始する。
【００４６】
つまり、Ｔ４のタイミングでは、（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力信号レベルが「Ｌ」になる。また、Ｔ−ＦＦ２２ＱｎのＱ出力端子が「Ｌ」に変化するため、ＯＲ２４の出力信号レベルが「Ｌ」に変化する。ラッチ回路２７はセット状態であるため、インバータ２１の出力信号である反転正パルス信号がセット端子（Ｓ）にセットされる。そして、ラッチ回路２７のＱ−出力端子の出力信号レベルが「Ｈ」から「Ｌ」に変化する。その結果、（６）ＮＡＮＤ２９の出力信号レベルが「Ｌ」から「Ｈ」に変化する。したがって、（１１）ＡＮＤ２１０の出力信号レベルも「Ｈ」になる。
【００４７】
ＡＮＤ２１０の出力信号レベルが「Ｈ」になるとカウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍのリセットが解除されカウントを開始する。
Ｔ５のタイミングでは、信号Ａが「Ｈ」から「Ｌ」に変化する。つまり、電源電圧低下が検出されない状態になる。
【００４８】
カウンタ回路１３は、カウンタ制御回路１４からカウント制御信号の開始状態を受信し、Ｔ４〜Ｔ６の期間である第２の設定時間経過後のＴ６のタイミングで、カウンタ制御回路１４にカウンタ回路１３のカウント状態を終了する第２のカウント終了信号を送る。そして、カウント制御信号を終了状態にしてＴ−ＦＦ２２Ｑ１〜Ｑｍをリセットする。
【００４９】
つまり、Ｔ６のタイミングでは、第２の設定時間（Ｔ＊ｍ(ｓｅｃ)）後に、（１３）カウンタ回路１３のＴ−ＦＦ２２ＱｍのＱｍ−出力信号レベルが「Ｈ」から「Ｌ」に変化したのち「Ｈ」に戻る。Ｔ−ＦＦ２２ＱｍのＱｍ−出力信号レベルが「Ｌ」に変化したときに、（７）ラッチ回路２５がリセットされ、セット端子（Ｓ）にＯＲ２４の出力信号「Ｌ」がセットされＱ出力端子の信号レベルが「Ｌ」に変化し初期状態になる。また（１０）出力信号レベルは「Ｈ」を出力する。すなわち、第２のカウンタ終了信号に基づいてスイッチングレギュレータ回路２が出力復帰状態となる。その後、（８）遅延回路２６の出力信号レベルが「Ｌ」になり、それにともない（９）ラッチ回路２７のＱ−出力信号が「Ｈ」になると（６）ＮＡＮＤ２９の出力信号レベルが「Ｈ」から「Ｌ」に変化する。したがって、（１１）ＡＮＤ２１０の出力信号レベルは「Ｈ」から「Ｌ」に変化する。
【００５０】
次に、図４に短絡信号（信号Ｂ）が短絡検出回路５より検出された場合のカウンタ回路１３とカウンタ制御回路１４の動作についてタイムチャートにより説明をする。
図４のＴ０のタイミングでは、スイッチングレギュレータ１に電源電圧が供給され、（１）Power onの信号レベルが「Ｌ」から「Ｈ」に変化する。
【００５１】
図４のＴ１のタイミングでは、カウンタ制御回路１４は、負荷が短絡状態であることを示す短絡信号（信号Ｂ）を短絡検出回路５が検出すると、スイッチングレギュレータ回路２を出力停止状態にする。すなわち、（４´）信号Ｂが「Ｈ」（短絡検出）に変化すると、ＯＲ２４の出力信号レベルが「Ｈ」に変化する。ラッチ回路２５のリセット端子（Ｒ−：ローアクティブ）には現在「Ｈ」が入力されているためセット端子（Ｓ）に「Ｈ」がセットされる。そのため、（７）ラッチ回路２５のＱ端子の出力が「Ｌ」から「Ｈ」に変化する。また、（１０）出力信号レベルはラッチ回路２５のＱ−端子の出力信号であるため「Ｈ」から「Ｌ」に変化する。ここで、ＮＡＮＤ２８は（４）信号Ａが障害を検出しない限り「Ｈ」固定である。
【００５２】
図４のＴ２のタイミングでは、遅延回路２６によりラッチ回路２５のＱ端子出力信号が遅延し出力され、ラッチ回路２７のリセット端子（Ｒ−：ローアクティブ）には「Ｈ」が入力される。
【００５３】
図４のＴ３のタイミングでは、スイッチングレギュレータ回路２を出力停止状態から出力復帰状態にするためにカウント制御信号を開始状態にして、第１の設定時間と第２の設定時間の計測を開始する。（４´）信号Ｂが「Ｈ」から「Ｌ」に変化すると、ラッチ回路２７はセット状態であるため、インバータ２１の出力信号である反転正パルス信号がセット端子（Ｓ）にセットされる。そして、（９）ラッチ回路２７のＱ−出力端子の出力信号レベルが「Ｈ」から「Ｌ」に変化する。（６）ＮＡＮＤ２９の出力信号レベルは、ＮＡＮＤ２８の信号レベルが「Ｈ」に固定されているためラッチ回路２７のＱ−出力端子の出力信号レベルに依存し、「Ｌ」から「Ｈ」に変化する。（１１）ＡＮＤ２１０の出力信号レベルが「Ｈ」になり、カウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍのリセットが解除されカウントを開始する。
【００５４】
図４のＴ４のタイミングでは、Ｔ３から開始したカウントが第１の設定時間（Ｔ＊ｎ（ｓｅｃ））になると（１２）カウンタ回路１３のＴ−ＦＦ２２ＱｎのＱｎ出力信号（第１のカウント終了信号）が「Ｌ」から「Ｈ」に変化する。
【００５５】
図４のＴ５のタイミングでは、スイッチングレギュレータ回路２を出力停止状態から出力復帰状態するためにカウント制御信号を終了状態してカウントを停止する。
つまり、Ｔ３から開始したカウントが第２の設定時間（Ｔ＊ｍ（ｓｅｃ））になると（１２）カウンタ回路１３のＴ−ＦＦ２２ＱｍのＱｍ−出力信号（第２のカウント終了信号）が「Ｈ」から「Ｌ」に変化する。Ｑｍ−出力信号レベルが「Ｌ」に変化したときに、（７）ラッチ回路２５がリセットされ、セット端子（Ｓ）にＯＲ２４の出力信号「Ｌ」がセットされＱ出力端子の信号レベルが「Ｌ」に変化し初期状態になる。また（１０）出力信号レベルは「Ｌ」から「Ｈ」に変化する。すなわち、カウンタ制御回路１４は、第２のカウント終了信号に基づいてスイッチングレギュレータ回路２を出力復帰状態にする。その後、（８）遅延回路２６の出力信号レベルが「Ｌ」になり、それにともない（９）ラッチ回路２７のＱ−出力信号が「Ｈ」になると（６）ＮＡＮＤ２９の出力信号レベルが「Ｈ」から「Ｌ」に変化する。（１１）ＡＮＤ２１０の出力信号レベルは「Ｌ」に変化する。
【００５６】
また、信号Ａを検出中に信号Ｂを検出した場合には、信号Ｂの検出を優先して行う回路である。
上記構成により２つの設定時間を１つのカウンタ回路で確保することができ、さらにカウンタ回路がひとつであるため回路面積を小型化することができる。
【００５７】
（変形例）
上記カウンタ回路１３はＴフリップフロップ２２を用いて構成されているが、Ｄフリップフロップなどを用いてもかまわない。
【００５８】
また、カウンタ回路１３のカウント方法は２の階乗ではなく、正パルスの１周期Ｔを１カウントずつ加算していってもよい。
なお、上記実施例では１種類の障害検出信号（信号Ａ）及び他の１種類の信号（信号Ｂ）をひとつのカウンタ回路で制御する方法を説明したが、これに限らず、１種類の障害検出信号（信号Ａ）または、１種類の障害検出信号（信号Ａ）及び２種類以上の他の信号を制御してもよい。 また、スイッチングレギュレータに用いられる本発明のタイマ回路を説明してきたが、タイマ回路は、スイッチングレギュレータに限定されるものではなく、シリーズレギュレータなどを含むレギュレータに用いても、その効果を十分に享受することができる。
【００５９】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【００６０】
【図１】スイッチングレギュレータの構成を示すブロック図を示す図である。
【図２】カウンタ回路とカウンタ制御回路の回路例を示す図である。
【図３】信号Ａを検出した場合のタイミングチャートを示す図である。
【図４】信号Ｂを検出した場合のタイミングチャートを示す図である。
【符号の説明】
【００６１】
１ スイッチングレギュレータ、
２ スイッチングレギュレータ回路、
３ 保護回路、
４ 電源電圧検出回路、
５ 短絡検出回路、
６ 定電流回路、
７ コンデンサ、
８ ＮＭＯＳトランジスタ、
９、１０ 抵抗、
１１ コンパレータ、
１２ パルス発生回路、
１３ カウンタ回路、
１４ カウンタ制御回路
１５ タイマ回路、
２１ インバータ、
２２ Ｔフリップフロップ、
２４ ＯＲ、
２５ ラッチ回路、
２６ 遅延回路、
２７ ラッチ回路、
２８ ＮＡＮＤ、
２９ ＮＡＮＤ、
２１０ ＡＮＤ
【技術分野】
【０００１】
本発明は、タイマ回路および当該タイマ回路を備えるスイッチングレギュレータの技術に関する。
【背景技術】
【０００２】
今日、タイマ回路を用いて設定時間を得るために、コンデンサや抵抗素子などを用いて充放電により所望の時間を検出するタイマ回路や、発振器などから出力される一定周期のパルス信号を計測するカウンタ回路を用いて所望の時間を得るタイマ回路がある。
【０００３】
コンデンサや抵抗素子を用いて複数の設定時間を得るためには回路が複数必要になる。特に長い設定時間を得るためにはコンデンサの容量を大きくする必要があり、容量が大きくなるとコンデンサのサイズが大きくなり、半導体集積回路に内蔵することが困難になる。
【０００４】
また、カウンタ回路を用いて複数の設定時間を計測する場合には、計測時間ごとに異なる複数のタイマ回路を設けなければならないため、タイマ回路の面積が増大してしまう。
そこで特許文献１によれば、フリップフロップを複数段直列に接続して構成され入力クロックＣＬＫを計数する共通カウンタ回路と、フリップフロップを複数段直列に接続して構成され共通カウンタ回路の出力をそれぞれ計数する６つの個別カウンタ回路とを備えている。そのカウンタ回路により、６つのタイマをそれぞれ構成している。上記構成によりフリップフロップの個数を大幅に減少でき、全体として回路規模を小さくできるタイマ回路が提案されている。
【０００５】
しかしながら、特許文献１に記載のタイマ回路では共有して計測できるカウンタ回路をひとつの回路にして回路面積を小さくしているが、共有して計測できない複数の設定時間を得るためにカウンタ回路を複数設けなければならないため回路面積がさほど小さくならないという問題がある。
【特許文献１】特開２００３−２７０３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記のような実情に鑑みてなされたものであり、複数の設定時間をひとつのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路および当該タイマ回路を備えるスイッチングレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の態様のひとつである一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路と、複数の設定時間を前記カウンタ回路により計測するため前記カウントのカウント開始と終了を前記カウンタ回路に通知するカウント制御信号を生成するカウンタ制御回路とを備え、前記カウンタ制御回路は、障害が発生したことを検出して生成される障害検出信号を受信して前記カウンタ回路がカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第１の設定時間後に、前記カウント制御回路に前記カウンタ回路のカウント状態を終了する第１のカウント終了信号を送り、前記カウンタ制御回路は、前記カウンタ回路から前記第１のカウント終了信号を受信した所定時間後に、前記カウンタ回路のカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送る。
【０００８】
電源電圧を所望の電圧に変換するスイッチングレギュレータ回路と、当該スイッチングレギュレータ回路に印加される電圧の障害を検出して当該スイッチングレギュレータ回路を出力停止状態及び出力復帰状態にする保護回路とを有するスイッチングレギュレータにおいて、前記保護回路は、請求項１に記載のタイマ回路と、電源電圧の低下を検出し、前記障害検出信号である電源電圧低下信号を出力する電源電圧検出回路とを有し、前記カウンタ制御回路は、前記電源電圧検出回路が電源電圧低下信号を検出すると、前記第１のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にし、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にしてもよい。
【０００９】
前記保護回路は、さらに、負荷が短絡状態であることを示す短絡信号を検出する短絡信号検出回路を有し、前記カウンタ制御回路は、前記短絡信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にすると共に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路に送り、前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送り、前記カウンタ制御回路は、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にしてもよい。
【発明の効果】
【００１０】
本発明によれば、複数の設定時間を１つのカウンタ回路で確保することができ、さらに回路面積を小型化することができるタイマ回路及び当該タイマ回路を備えたスイッチングレギュレータを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下図面に基づいて、本発明の実施形態について詳細を説明する。
（原理説明）
本発明のタイマ回路の制御について説明をする。
【００１２】
タイマ回路は、一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路をひとつ備えている。障害が発生したことをカウンタ制御回路が検出したのちに、複数の設定時間をカウンタ回路により計測するためカウントの開始と終了をカウンタ回路に通知する。この通知はカウント制御信号により行い、複数の設定時間（カウンタ回路が計測する時間）に応じたタイミングでカウント制御信号を開始状態にする。そしてカウント開始から設定時間までの計測時間を検出するごとにカウンタ回路から出力されるカウント終了信号をカウンタ制御回路が受信してカウンタ制御信号を終了状態にしてカウンタ回路の計測を停止する。
【００１３】
（実施例１）
（回路構成）
図１に本発明のタイマ回路１５をスイッチングレギュレータに適用した実施例を示す。図１に示すスイッチングレギュレータ１の構成はスイッチングレギュレータ回路２と保護回路３を備えている。
【００１４】
スイッチングレギュレータ回路２は、トランジスタをスイッチング素子として用いてオンの時間とオフの時間の比率を変化させて電源電圧を所望の電圧に変換している。例えば、数１０ｋＨｚ〜数１００ｋＨｚでオン／オフを繰り返す。その後、トランジスタのオン／オフにより生成された脈流を直流にするために、コイルとコンデンサを用い電気エネルギーを蓄積して直流にする。また、出力電圧が一定になるようにオン／オフの比率を変化させる。
【００１５】
降圧のほかに昇圧や極性反転なども可能で、回路中にトランスを用いることで入出力間を電気的に絶縁することも可能である。保護回路３については後述する。
電源電圧検出回路４は、スイッチングレギュレータ１が搭載されている基板に供給する電源電圧を監視しており、電源電圧が低下し予め設定した電圧以下になると障害検出信号を出力する回路である。
【００１６】
例えば、所定の電源電圧（ＶＤＤ）とグランド（ＧＮＤ）間に抵抗を設け、その抵抗の両端の電圧を監視する単純なものでもよいし、電圧監視ＩＣなどをスイッチングレギュレータ１の搭載される基板に設けて電源電圧低下を検出してもよい。
【００１７】
短絡検出回路５は、負荷が短絡状態になったときに、スイッチングレギュレータ１内部の部品が破損するのを防止するために設けられた回路である。例えば、出力電流（負荷電流）が設定値を越えたことを検出して短絡信号を出力する。
【００１８】
例えば、パルスデューティ制御されるスイッチングレギュレータ１では、短絡状態になると出力電圧が低下するため、出力電圧を上昇しようとして最大デューティの駆動パルスを発生する。最大デューティを検出する回路を用いてもよい。
【００１９】
保護回路３は、定電流回路６、コンデンサ７、ＮＭＯＳトランジスタ８、抵抗９、１０、コンパレータ１１、パルス発生回路１２とタイマ回路１５から構成される。タイマ回路１５はカウンタ回路１３、カウンタ制御回路１４により構成されている。
【００２０】
定電流回路６は電源であり、本例では電流が一定に流れる定電流電源を用いている。
また、コンデンサ７は、定電流回路６とコンデンサ７の容量によって後述するパルス幅Ｔを決定するために設けられている。
【００２１】
ＮＭＯＳトランジスタ８は、パルス発生回路１２からの信号によりオン／オフ制御される。
抵抗９、１０はＶｒｅｆとなるように分圧をするために設けられ、本例ではリファレンス電圧Ｖｒｅｆを生成する。本例では抵抗により分圧をしてＶｒｅｆを生成しているが限定するものではなく、直流電源などを接続してもよい。
【００２２】
コンパレータ１１は、リファレンス電圧Ｖｒｅｆと、定電流回路６とコンデンサ７の接続点から供給される出力信号（電圧）を比較して、リファレンス電圧Ｖｒｅｆより出力信号電圧が高いかを判断して矩形波を生成し出力する。
【００２３】
パルス発生回路１２は、コンパレータ１１の出力信号に基づいて一定周期Ｔのパルスを出力する。
タイマ回路１５のカウンタ回路１３は上記パルス発生回路１２の出力信号である一定周期のパルス信号をカウントして所定の時間を計測する。また、タイマ回路１５のカウンタ制御回路１４により計測の開始と終了がカウンタ制御信号により制御される。
【００２４】
図２にタイマ回路を構成するカウンタ回路１３とカウンタ制御回路１４の回路例を示す。
カウンタ回路１３は、インバータ２１と複数のＴフリップフロップ２２Ｑ１〜Ｑｍ（以下ＴフリップフロップをＴ−ＦＦと示す）により構成されている。パルス発生回路１２の出力端子はＴ−ＦＦ２２Ｑ１のＴ入力端子に接続されている。また、パルス発生回路１２の出力端子はインバータ２１を介してＴ−ＦＦ２２のＴ−入力端子に接続されている（Ｔ−はＴの上バーを示す）。また、インバータ２１の出力は後述するラッチ回路２７のセット端子（Ｓ）に接続されている。
【００２５】
Ｔ−ＦＦ２２Ｑ１のＱ出力端子はＴ−ＦＦ２２Ｑ２のＴ−入力端子に接続されている。Ｔ−ＦＦ２２Ｑ１のＱ−出力端子はＴ−ＦＦ２２Ｑ２のＴ入力端子に接続されている（Ｑ−はＱの上バーを示す）。上記Ｔ−ＦＦ２２Ｑ１とＴ−ＦＦ２２Ｑ２の接続と同じようにＴ−ＦＦ２２Ｑ２とＴ−ＦＦ２２Ｑ４、Ｔ−ＦＦ２２Ｑ４とＴ−ＦＦ２２Ｑ８が接続されている。また、Ｔ−ＦＦ２２Ｑ８後段のＴ−ＦＦ２２Ｑｎ〜Ｔ−ＦＦ２２Ｑｍまでの接続も同じように順次接続されている。また、Ｔ−ＦＦ２２Ｑ１〜Ｑｎはローアクティブのリセット端子を備えている。
【００２６】
図２においてはＴ−ＦＦ２２Ｑｍまでの接続を示しているが、カウンタであれば特に限定するものではない。
カウンタ制御回路１４は、ＯＲ２４（論理和）、ラッチ回路２５、遅延回路２６、ラッチ回路２７、ＮＡＮＤ２８（否定論理積）、ＮＡＮＤ２９（否定論理積）、ＡＮＤ２１０（論理積）から構成される。
【００２７】
ＯＲ２４の入力端子には短絡検出回路５の出力端子が接続されている。短絡検出回路が短絡状態を検出すると信号Ｂが「Ｌ」（low）から「Ｈ」（high）に変化する。ＯＲ２４の他方の入力端子はカウンタ回路１３のＴ−ＦＦ２２ＱｎのＱ出力端子と接続されている。
【００２８】
ＯＲ２４の出力端子はラッチ回路２５のセット端子（Ｓ）と接続されている。ラッチ回路２５のリセット端子（Ｒ）はＴ−ＦＦ２２ＱｍのＱ−出力端子と接続されている。
ラッチ回路２５のＱ出力端子は遅延回路２６の入力端子に接続されている。ラッチ回路２５Ｑ−出力端子はＮＡＮＤ２８の一方の入力端子に接続されている。また、ラッチ回路２５のＱ−出力端子から出力信号が出力される。スイッチングレギュレータ回路２に出力信号を転送して、スイッチングレギュレータ回路２を制御してもよい（図１破線矢印）。
【００２９】
ラッチ回路２７のセット端子（Ｓ）は上記説明したようにインバータ２１の出力端子と接続されている。また、リセット端子（Ｒ）には遅延回路２６の出力端子が接続される。ラッチ回路２７のＱ−出力端子はＮＡＮＤ２９の入力端子に接続され、ＮＡＮＤ２８の出力端子はＮＡＮＤ２９の他方の入力端子に接続されている。
【００３０】
ＮＡＮＤ２８の他方の入力端子には、電源電圧検出回路４が電圧低下を検出して信号Ａを通知するために電源電圧検出回路４の出力端子と接続されている。
ＡＮＤ２１０の一方の入力端子はパワーオン信号（Power on）が接続されている。他方にはＮＡＮＤ２９の出力端子が接続されている。
【００３１】
ＡＮＤ２１０の出力端子はＴ−ＦＦ２２Ｑ１〜Ｑｍの各リセット端子（カウンタ制御信号の入力端子）に接続されている。
上記カウンタ制御回路１４は、本実施例では上記構成を用いたが限定するものではない。
【００３２】
（動作説明）
図１に示した実施例の動作を説明する。
本発明は、ひとつのカウンタ回路で複数の設定時間を確保できる回路である。信号Ａに対しては信号Ａが「Ｈ」を継続する時間を計測し、第１の設定時間（Ｔ＊ｎ（ｓｅｃ））後に出力（第１のカウント終了信号）を「Ｈ」から「Ｌ」にする。その後、カウンタ回路をリセットし、再度カウントを開始させて、第２の設定時間（Ｔ＊ｍ（ｓｅｃ））後に出力（第２のカウント終了信号）を「Ｌ」から「Ｈ」に戻す。
【００３３】
信号Ｂに対しては信号Ｂが「Ｈ」になるとすぐに出力を「Ｈ」から「Ｌ」にし、Ｔ＊ｍ(ｓｅｃ)後に出力を「Ｌ」から「Ｈ」に戻す。
カウンタの計数値ｎ、ｍは、２の階乗となる整数である。
【００３４】
保護回路３のＮＭＯＳトランジスタ８は、パルス発生回路１２の出力信号をゲート端子に入力することで一定周期のパルス信号を生成するための制御を行う。
ＮＭＯＳトランジスタ８がＯＦＦ状態のとき、コンパレータ１１の＋入力端子の電圧値が増加し始める。定電流回路６とコンデンサ７により決定される遅延時間経過後に、コンパレータ１１の＋入力端子の電圧値がリファレンス電圧Ｖｒｅｆの電圧値を超える。そして、コンパレータ１１の出力信号が「Ｌ」（low）から「Ｈ」（high）に変化する。
【００３５】
ＮＭＯＳトランジスタ８がＯＮ状態のとき、コンパレータ１１の＋入力端子の電圧値がリファレンス電圧Ｖｒｅｆより低い電圧になるため、コンパレータ１１の出力信号が「Ｌ」になる。
【００３６】
コンパレータ１１の出力信号はパルス発生回路１２に入力される。パルス発生回路１２は、コンパレータ１１の出力信号をトリガとしてパルス幅Ｔの正パルスを出力する。
パルス発生回路１２の正パルスは、ＮＭＯＳトランジスタ８をＯＮ状態にするので、コンデンサ７の電荷は失われ、コンパレータ１１の出力電圧は「Ｌ」となる。
【００３７】
また、正パルスのパルス幅Ｔは、コンパレータ１１の出力信号が「Ｌ」に復帰するまでの時間以上に設定する。
次に、タイマ回路１５（カウンタ回路１３とカウンタ制御回路１４）の動作について説明する。
【００３８】
カウンタ回路１３はパルス発生回路１２から出力された正パルス信号をカウント制御信号を開始状態（リセット解除）にすることによりカウントを開始する。また、カウンタ制御回路１４から出力されるカウント制御信号を終了状態にすることによりカウンタ回路１３のカウントを終了する。
【００３９】
図３に障害検出信号である電源電圧低下検出信号（信号Ａ）が検出された場合のカウンタ回路１３とカウンタ制御回路１４の動作についてタイムチャートにより説明をする。
図３に示すタイムチャートの各波形は上から順番に（１）供給電源の波形（Power on）、（２）パルス発生回路１２からカウンタ回路１３に供給される正パルス信号の波形（Ｑ０）、（３）インバータ２１の出力波形（Ｑ０−）、（４）電源電圧検出回路４の障害検出信号波形（信号Ａ）、（５）ＮＡＮＤ２８の出力波形、（６）ＮＡＮＤ２９の出力波形、（７）ラッチ回路２５のＱ出力端子の出力波形、（８）遅延回路２６の出力波形、（９）ラッチ回路２７のＱ−出力端子の出力波形、（１０）カウンタ制御回路１４の出力波形（制御信号：障害検出保護時間の間信号レベルが「Ｌ」）、（１１）ＡＮＤ２１０の出力波形、（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力波形（Ｑｎ：第１のカウント終了信号）、（１３）カウンタ回路１３のＴ−ＦＦ２２Ｑｍの出力波形（Ｑｍ−：第２のカウント終了信号）である。
【００４０】
なお、カウンタ回路１３から出力される信号が第１のカウント終了信号、第２のカウント終了信号である。本例では第１のカウント終了信号が（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力信号（Ｑｎ）、第２のカウント終了信号が（１３）カウンタ回路１３のＴ−ＦＦ２２Ｑｍの出力信号（Ｑｍ−）である。
【００４１】
また、カウンタ制御回路１４で生成されるカウント制御信号は、本例では（１０）カウンタ制御回路１４の出力信号である。
Ｔ０のタイミングで、スイッチングレギュレータ１に電源電圧が供給され、（１）Power onの信号レベルが「Ｌ」から「Ｈ」に変化する。
【００４２】
Ｔ１のタイミングでは、カウンタ回路１３には、パルス発生回路１２から正パルス信号が供給されているおり、電源電圧が予め設定した電圧以下になると電源電圧検出回路４により、電源電圧の低下信号（信号Ａ）が検出され、（４）信号Ａの信号レベルが「Ｌ」から「Ｈ」に変化する。（４）信号Ａの信号レベルが「Ｌ」から「Ｈ」に変化すると、（５）ＮＡＮＤ２８の出力信号レベルが、ラッチ回路２５のＱ−出力端子の出力レベルが「Ｈ」であるため、「Ｈ」から「Ｌ」に変化する。また、（６）ＮＡＮＤ２９の出力信号レベルは、（９）ラッチ回路２７のＱ−出力端子の信号レベル「Ｈ」とＮＡＮＤ２８の出力信号レベル「Ｌ」により「Ｌ」から「Ｈ」に変化する。その結果、（１１）ＡＮＤ２１０の出力信号レベルが「Ｈ」になる。ＡＮＤ２１０の出力が「Ｈ」になるとカウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍのリセットが解除されカウントを開始する。
【００４３】
Ｔ２のタイミングでは、カウンタ回路１３が第１の設定時間を計測したことを示す第１のカウント終了信号をカウント制御回路１４に送信する。そして、カウント制御信号を終了状態にしてＴ−ＦＦ２２Ｑ１〜Ｑｍをリセットする。
【００４４】
つまり、第１の設定時間（Ｔ＊ｎ(ｓｅｃ)）後に、（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力信号レベルが「Ｈ」になり、ラッチ回路２５のＱ出力端子の出力レベルが「Ｌ」から「Ｈ」に変化する。そして、Ｔ−ＦＦ２２ＱｍのＱｍ−出力信号レベルは「Ｈ」であるため（５）ＮＡＮＤ２８の出力信号レベルは「Ｌ」から「Ｈ」に変化する。（６）ＮＡＮＤ２９の出力信号レベルは、ラッチ回路２７のＱ−出力端子の出力信号レベルが「Ｈ」と（５）ＮＡＮＤ２８の出力信号レベル「Ｈ」により、「Ｈ」から「Ｌ」に変化する。（１０）カウンタ制御回路１４の出力は「Ｈ」から「Ｌ」に変化する。すなわち、カウンタ制御回路１４は、第１のカウント終了信号に基づいてスイッチングレギュレータ回路２を出力停止状態とする。（１１）ＡＮＤ２１０の出力は（１）Power onの信号レベルが「Ｈ」で、（６）ＮＡＮＤ２９の出力信号レベルが「Ｌ」であるため「Ｈ」から「Ｌ」に変化する。その結果、カウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍがリセットされ、Ｔ＊ｎ（ｓｅｃ）後でカウントを元に戻す。
【００４５】
Ｔ３のタイミングでは、ラッチ回路２５のＱ出力端子の出力レベルが遅延回路２６により遅延され、（８）遅延回路２６の出力信号レベルが「Ｌ」から「Ｈ」に変化する。
カウンタ制御回路１４は、カウンタ回路１３から第１のカウント終了信号を受信し、Ｔ２〜Ｔ４の期間（所定時間）経過後のＴ４のタイミングでカウンタ回路１３のカウントを開始するためにカウント制御信号を開始状態にして第２の設定時間の計測を開始する。
【００４６】
つまり、Ｔ４のタイミングでは、（１２）カウンタ回路１３のＴ−ＦＦ２２Ｑｎの出力信号レベルが「Ｌ」になる。また、Ｔ−ＦＦ２２ＱｎのＱ出力端子が「Ｌ」に変化するため、ＯＲ２４の出力信号レベルが「Ｌ」に変化する。ラッチ回路２７はセット状態であるため、インバータ２１の出力信号である反転正パルス信号がセット端子（Ｓ）にセットされる。そして、ラッチ回路２７のＱ−出力端子の出力信号レベルが「Ｈ」から「Ｌ」に変化する。その結果、（６）ＮＡＮＤ２９の出力信号レベルが「Ｌ」から「Ｈ」に変化する。したがって、（１１）ＡＮＤ２１０の出力信号レベルも「Ｈ」になる。
【００４７】
ＡＮＤ２１０の出力信号レベルが「Ｈ」になるとカウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍのリセットが解除されカウントを開始する。
Ｔ５のタイミングでは、信号Ａが「Ｈ」から「Ｌ」に変化する。つまり、電源電圧低下が検出されない状態になる。
【００４８】
カウンタ回路１３は、カウンタ制御回路１４からカウント制御信号の開始状態を受信し、Ｔ４〜Ｔ６の期間である第２の設定時間経過後のＴ６のタイミングで、カウンタ制御回路１４にカウンタ回路１３のカウント状態を終了する第２のカウント終了信号を送る。そして、カウント制御信号を終了状態にしてＴ−ＦＦ２２Ｑ１〜Ｑｍをリセットする。
【００４９】
つまり、Ｔ６のタイミングでは、第２の設定時間（Ｔ＊ｍ(ｓｅｃ)）後に、（１３）カウンタ回路１３のＴ−ＦＦ２２ＱｍのＱｍ−出力信号レベルが「Ｈ」から「Ｌ」に変化したのち「Ｈ」に戻る。Ｔ−ＦＦ２２ＱｍのＱｍ−出力信号レベルが「Ｌ」に変化したときに、（７）ラッチ回路２５がリセットされ、セット端子（Ｓ）にＯＲ２４の出力信号「Ｌ」がセットされＱ出力端子の信号レベルが「Ｌ」に変化し初期状態になる。また（１０）出力信号レベルは「Ｈ」を出力する。すなわち、第２のカウンタ終了信号に基づいてスイッチングレギュレータ回路２が出力復帰状態となる。その後、（８）遅延回路２６の出力信号レベルが「Ｌ」になり、それにともない（９）ラッチ回路２７のＱ−出力信号が「Ｈ」になると（６）ＮＡＮＤ２９の出力信号レベルが「Ｈ」から「Ｌ」に変化する。したがって、（１１）ＡＮＤ２１０の出力信号レベルは「Ｈ」から「Ｌ」に変化する。
【００５０】
次に、図４に短絡信号（信号Ｂ）が短絡検出回路５より検出された場合のカウンタ回路１３とカウンタ制御回路１４の動作についてタイムチャートにより説明をする。
図４のＴ０のタイミングでは、スイッチングレギュレータ１に電源電圧が供給され、（１）Power onの信号レベルが「Ｌ」から「Ｈ」に変化する。
【００５１】
図４のＴ１のタイミングでは、カウンタ制御回路１４は、負荷が短絡状態であることを示す短絡信号（信号Ｂ）を短絡検出回路５が検出すると、スイッチングレギュレータ回路２を出力停止状態にする。すなわち、（４´）信号Ｂが「Ｈ」（短絡検出）に変化すると、ＯＲ２４の出力信号レベルが「Ｈ」に変化する。ラッチ回路２５のリセット端子（Ｒ−：ローアクティブ）には現在「Ｈ」が入力されているためセット端子（Ｓ）に「Ｈ」がセットされる。そのため、（７）ラッチ回路２５のＱ端子の出力が「Ｌ」から「Ｈ」に変化する。また、（１０）出力信号レベルはラッチ回路２５のＱ−端子の出力信号であるため「Ｈ」から「Ｌ」に変化する。ここで、ＮＡＮＤ２８は（４）信号Ａが障害を検出しない限り「Ｈ」固定である。
【００５２】
図４のＴ２のタイミングでは、遅延回路２６によりラッチ回路２５のＱ端子出力信号が遅延し出力され、ラッチ回路２７のリセット端子（Ｒ−：ローアクティブ）には「Ｈ」が入力される。
【００５３】
図４のＴ３のタイミングでは、スイッチングレギュレータ回路２を出力停止状態から出力復帰状態にするためにカウント制御信号を開始状態にして、第１の設定時間と第２の設定時間の計測を開始する。（４´）信号Ｂが「Ｈ」から「Ｌ」に変化すると、ラッチ回路２７はセット状態であるため、インバータ２１の出力信号である反転正パルス信号がセット端子（Ｓ）にセットされる。そして、（９）ラッチ回路２７のＱ−出力端子の出力信号レベルが「Ｈ」から「Ｌ」に変化する。（６）ＮＡＮＤ２９の出力信号レベルは、ＮＡＮＤ２８の信号レベルが「Ｈ」に固定されているためラッチ回路２７のＱ−出力端子の出力信号レベルに依存し、「Ｌ」から「Ｈ」に変化する。（１１）ＡＮＤ２１０の出力信号レベルが「Ｈ」になり、カウンタ回路１３のＴ−ＦＦ２２Ｑ１〜Ｑｍのリセットが解除されカウントを開始する。
【００５４】
図４のＴ４のタイミングでは、Ｔ３から開始したカウントが第１の設定時間（Ｔ＊ｎ（ｓｅｃ））になると（１２）カウンタ回路１３のＴ−ＦＦ２２ＱｎのＱｎ出力信号（第１のカウント終了信号）が「Ｌ」から「Ｈ」に変化する。
【００５５】
図４のＴ５のタイミングでは、スイッチングレギュレータ回路２を出力停止状態から出力復帰状態するためにカウント制御信号を終了状態してカウントを停止する。
つまり、Ｔ３から開始したカウントが第２の設定時間（Ｔ＊ｍ（ｓｅｃ））になると（１２）カウンタ回路１３のＴ−ＦＦ２２ＱｍのＱｍ−出力信号（第２のカウント終了信号）が「Ｈ」から「Ｌ」に変化する。Ｑｍ−出力信号レベルが「Ｌ」に変化したときに、（７）ラッチ回路２５がリセットされ、セット端子（Ｓ）にＯＲ２４の出力信号「Ｌ」がセットされＱ出力端子の信号レベルが「Ｌ」に変化し初期状態になる。また（１０）出力信号レベルは「Ｌ」から「Ｈ」に変化する。すなわち、カウンタ制御回路１４は、第２のカウント終了信号に基づいてスイッチングレギュレータ回路２を出力復帰状態にする。その後、（８）遅延回路２６の出力信号レベルが「Ｌ」になり、それにともない（９）ラッチ回路２７のＱ−出力信号が「Ｈ」になると（６）ＮＡＮＤ２９の出力信号レベルが「Ｈ」から「Ｌ」に変化する。（１１）ＡＮＤ２１０の出力信号レベルは「Ｌ」に変化する。
【００５６】
また、信号Ａを検出中に信号Ｂを検出した場合には、信号Ｂの検出を優先して行う回路である。
上記構成により２つの設定時間を１つのカウンタ回路で確保することができ、さらにカウンタ回路がひとつであるため回路面積を小型化することができる。
【００５７】
（変形例）
上記カウンタ回路１３はＴフリップフロップ２２を用いて構成されているが、Ｄフリップフロップなどを用いてもかまわない。
【００５８】
また、カウンタ回路１３のカウント方法は２の階乗ではなく、正パルスの１周期Ｔを１カウントずつ加算していってもよい。
なお、上記実施例では１種類の障害検出信号（信号Ａ）及び他の１種類の信号（信号Ｂ）をひとつのカウンタ回路で制御する方法を説明したが、これに限らず、１種類の障害検出信号（信号Ａ）または、１種類の障害検出信号（信号Ａ）及び２種類以上の他の信号を制御してもよい。 また、スイッチングレギュレータに用いられる本発明のタイマ回路を説明してきたが、タイマ回路は、スイッチングレギュレータに限定されるものではなく、シリーズレギュレータなどを含むレギュレータに用いても、その効果を十分に享受することができる。
【００５９】
また、本発明は、上記実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
【図面の簡単な説明】
【００６０】
【図１】スイッチングレギュレータの構成を示すブロック図を示す図である。
【図２】カウンタ回路とカウンタ制御回路の回路例を示す図である。
【図３】信号Ａを検出した場合のタイミングチャートを示す図である。
【図４】信号Ｂを検出した場合のタイミングチャートを示す図である。
【符号の説明】
【００６１】
１ スイッチングレギュレータ、
２ スイッチングレギュレータ回路、
３ 保護回路、
４ 電源電圧検出回路、
５ 短絡検出回路、
６ 定電流回路、
７ コンデンサ、
８ ＮＭＯＳトランジスタ、
９、１０ 抵抗、
１１ コンパレータ、
１２ パルス発生回路、
１３ カウンタ回路、
１４ カウンタ制御回路
１５ タイマ回路、
２１ インバータ、
２２ Ｔフリップフロップ、
２４ ＯＲ、
２５ ラッチ回路、
２６ 遅延回路、
２７ ラッチ回路、
２８ ＮＡＮＤ、
２９ ＮＡＮＤ、
２１０ ＡＮＤ
【特許請求の範囲】
【請求項１】
一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路と、
複数の設定時間を前記カウンタ回路により計測するため前記カウントのカウント開始と終了を前記カウンタ回路に通知するカウント制御信号を生成するカウンタ制御回路とを備え、
前記カウンタ制御回路は、障害が発生したことを検出して生成される障害検出信号を受信して前記カウンタ回路がカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第１の設定時間後に、前記カウント制御回路に前記カウンタ回路のカウント状態を終了する第１のカウント終了信号を送り、
前記カウンタ制御回路は、前記カウンタ回路から前記第１のカウント終了信号を受信した所定時間後に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路へ送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送る、
ことを特徴とするタイマ回路。
【請求項２】
電源電圧を所望の電圧に変換するスイッチングレギュレータ回路と、当該スイッチングレギュレータ回路に印加される電圧の障害を検出して当該スイッチングレギュレータ回路を出力停止状態及び出力復帰状態にする保護回路とを有するスイッチングレギュレータにおいて、
前記保護回路は、請求項１に記載のタイマ回路と、電源電圧の低下を検出し、前記障害検出信号である電源電圧低下信号を出力する電源電圧検出回路とを有し、
前記カウンタ制御回路は、前記電源電圧検出回路が電源電圧低下信号を検出すると、前記第１のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にし、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にすることを特徴とするスイッチングレギュレータ。
【請求項３】
前記保護回路は、さらに、負荷が短絡状態であることを示す短絡信号を検出する短絡信号検出回路を有し、
前記カウンタ制御回路は、前記短絡信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にすると共に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路に送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送り、
前記カウンタ制御回路は、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にすることを特徴とする請求項２に記載のスイッチングレギュレータ。
【請求項１】
一定周期のパルス信号をカウントして所定の時間を計測するカウンタ回路と、
複数の設定時間を前記カウンタ回路により計測するため前記カウントのカウント開始と終了を前記カウンタ回路に通知するカウント制御信号を生成するカウンタ制御回路とを備え、
前記カウンタ制御回路は、障害が発生したことを検出して生成される障害検出信号を受信して前記カウンタ回路がカウントを開始するためにカウント制御信号を開始状態にして前記カウンタ回路へ送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第１の設定時間後に、前記カウント制御回路に前記カウンタ回路のカウント状態を終了する第１のカウント終了信号を送り、
前記カウンタ制御回路は、前記カウンタ回路から前記第１のカウント終了信号を受信した所定時間後に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路へ送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送る、
ことを特徴とするタイマ回路。
【請求項２】
電源電圧を所望の電圧に変換するスイッチングレギュレータ回路と、当該スイッチングレギュレータ回路に印加される電圧の障害を検出して当該スイッチングレギュレータ回路を出力停止状態及び出力復帰状態にする保護回路とを有するスイッチングレギュレータにおいて、
前記保護回路は、請求項１に記載のタイマ回路と、電源電圧の低下を検出し、前記障害検出信号である電源電圧低下信号を出力する電源電圧検出回路とを有し、
前記カウンタ制御回路は、前記電源電圧検出回路が電源電圧低下信号を検出すると、前記第１のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にし、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にすることを特徴とするスイッチングレギュレータ。
【請求項３】
前記保護回路は、さらに、負荷が短絡状態であることを示す短絡信号を検出する短絡信号検出回路を有し、
前記カウンタ制御回路は、前記短絡信号に基づいて前記スイッチングレギュレータ回路を出力停止状態にすると共に、前記カウンタ回路のカウントを開始するために前記カウント制御信号を開始状態にして前記カウンタ回路に送り、
前記カウンタ回路は、前記カウンタ制御回路から前記カウント制御信号の開始状態を受信した第２の設定時間後に、前記カウンタ制御回路に前記カウンタ回路のカウント状態を終了する第２のカウント終了信号を送り、
前記カウンタ制御回路は、前記第２のカウント終了信号に基づいて前記スイッチングレギュレータ回路を出力復帰状態にすることを特徴とする請求項２に記載のスイッチングレギュレータ。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２００８−２５６６１８（Ｐ２００８−２５６６１８Ａ）
【公開日】平成２０年１０月２３日（２００８．１０．２３）
【国際特許分類】
【出願番号】特願２００７−１０１０７０（Ｐ２００７−１０１０７０）
【出願日】平成１９年４月６日（２００７．４．６）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
【公開日】平成２０年１０月２３日（２００８．１０．２３）
【国際特許分類】
【出願日】平成１９年４月６日（２００７．４．６）
【出願人】（０００００３２１８）株式会社豊田自動織機 (4,162)
【Ｆターム（参考）】
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