ダイレクトデジタル周波数合成器のパデ（Ｐａｄｅ）近似演算変換回路
【課題】ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路の提供。
【解決手段】本発明は、ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路に関するものであり、それは、乗算器によって、第一入力信号と変数信号を受信し乗算、乗算信号を生成し、除算器は、変数信号と第二入力信号を受信し除算、除算信号を生成し、加算器は、乗算信号と除算信号を受信し加算、出力信号を生成して除算器にリターンする。二回の直接演算を経て４分の１周期の正弦波信号を完成させており、完全弦波の演算時間を節約、並びに、演算回路面積を節約するものである。
【解決手段】本発明は、ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路に関するものであり、それは、乗算器によって、第一入力信号と変数信号を受信し乗算、乗算信号を生成し、除算器は、変数信号と第二入力信号を受信し除算、除算信号を生成し、加算器は、乗算信号と除算信号を受信し加算、出力信号を生成して除算器にリターンする。二回の直接演算を経て４分の１周期の正弦波信号を完成させており、完全弦波の演算時間を節約、並びに、演算回路面積を節約するものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイレクトデジタル周波数合成器の位相正弦振幅変換回路に関するものであり、それは特に、パデ（Pade）近似演算法を使ったダイレクトデジタル周波数合成器の変換回路であり、位相を４分の１の正弦波信号に変換するものである。
【背景技術】
【０００２】
一般のダイレクトデジタル周波数合成(Direct digital frequency synthesis、DDFS)は、位相アキュムレータ１０’ (Phase Accumulator)と位相正弦振幅変換器２０’ (Phase-to-Sinusoid Amplitude Converter、PSAC)を使って、必要信号のデジタル化形式を起こし、更に、デジタルアナログ変換器(Digital to Analog Converter、DAC)でこのデジタル形式をアナログ波形に変換する。図１に、公知のダイレクトデジタル周波数合成器を示す。それは、位相アキュムレータ１０’、位相正弦振幅変換器 ２０’、デジタルアナログ変換器３０’を含む。ダイレクトデジタル周波数合成器の位相アキュムレータ１０’がデジタル信号を受信し、位相正弦振幅変換器２０’に出力、並びに、出力信号に対応して、更にデジタルアナログ変換器３０’でアナログ信号に変換する。該デジタルアナログ変換器３０’の出力するアナログ信号は、ローパスフィルタ(未図示)によって平滑化を行い、正弦波のような周期信号を生成する。
【０００３】
ダイレクトデジタル周波数合成技術は、高解析度、迅速な周波切換、位相連続線性変化、低コスト、簡単構造等の特徴を有しており、よって、デジタル情報システムにおいては特に広範に応用されている。目下、ダイレクトデジタル周波数合成技術の直接演算アーキテクチャには、テイラー多項式(Taylor polynomial)とCORDICアルゴリズムがあり、その内、テイラー多項式を使って直接展開する正弦波近似演算において、この方法はかなり簡単にアーキテクチャを実現でき、位相入力は、乗算連続演算と弦波対称性アーキテクチャを経て、完全な弦波信号を生成する。更に、CORDICアルゴリズムは、三角関数の特性に基づき、入力位相に対応する正余弦値を演算するアーキテクチャであり、乗算、加法、平移によって全ての回転位相を加減算後に対応する正余弦値を算出し、並びに、回転角度を arctan(２-r) に永久固定する概念が、乗算器をシフターに代え、弦波対称性アーキテクチャを通して、完全な弦波信号を生成する。
【０００４】
しかし調べたところ、テイラー多項式を使って直接展開する正弦波近似演算において、位相入力が４分の１の周期正弦波近似を実現するには８回連続乗算演算が必要であり、演算は非常に時間を費やし実現に必要な回路面積も大きい。また、CORDICアルゴリズムは、初期角度と回転角度の選定で回転反復演算回数に影響を与え、よって、入力角度に基づいた対応する振幅の演算に大量の時間を要し、且つ、回転反復演算回数が多すぎる故、完全な弦波の実現にかなり多くの時間がかかる。
【０００５】
前述問題に対し、新規のダイレクトデジタル周波数合成器をいかに提出するかが課題であり、完全な弦波を演算する時間を節約し、回路面積を節約し、コストを節約することによって、前述問題の解決が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的の一つは、パデ（Pade）近似演算法により完全な弦波を演算する時間を節約する、ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路を提供することにある。
【０００７】
本発明の目的のもう一つは、パデ（Pade）近似演算法により、正弦波振幅に対する４分の１周期の回路演算を節減し、回路面積をも節約する、ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路を提供することにある。
【０００８】
本発明のダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路は、パデ（Pade）近似演算法によって設計した変換回路である。それは、乗算器、除算器、加算器を含む。乗算器は、第一入力信号と変数信号を受信並びに乗算し、乗算信号を生成、除算器は、変数信号と第二入力信号を受信並びに除算し、除算信号を生成、加算器は、乗算信号と除算信号を受信並びに加算し、出力信号を生成して除算器にリターンする。これにより４分の１周期の正弦波信号が完成する。更に、第一MSBと第二MSBを使って、４分の１周期の正弦波信号を完全な正弦波信号に還元する。
【０００９】
また、本発明のパデ（Pade）近似演算変換回路は、更に複数のマルチプレクサーを含み、並びに、一つの選択信号を組み合わせて、順序に基づき信号を乗算器と除算器にそれぞれ入力し、４分の１周期の正弦波信号を完成する。
【課題を解決するための手段】
【００１０】
請求項１の発明は第一入力信号、変数信号、乗算信号を含み、
該第一入力信号は変数信号を受信し乗算、乗算信号を生成する乗算器と、
該変数信号は第二入力信号を受信し除算、除算信号を生成する除算器と、
該乗算信号は除算信号を受信し加算、出力信号を生成して除算器にリターンする加算器とを含むことを特徴とするパデ近似演算変換回路としている。
請求項２の発明は、前記パデ近似演算変換回路は信号を４分の１周期の正弦波信号に変換することを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項３の発明は、前記パデ近似演算変換回路は更に、複数の第一入力信号を受信し、並びに、それらの第一入力信号のいずれか一つを乗算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項４の発明は、前記マルチプレクサーは選択信号に基づいてそれらの第一入力信号のいずれか一つを乗算器に出力することを特徴とする請求項３記載のパデ近似演算変換回路としている。
請求項５の発明は、前記第一入力信号の値は３または−７/３であることを特徴とする請求項３記載のパデ近似演算変換回路としている。
請求項６の発明は、前記パデ近似演算変換回路は更に、複数の第二入力信号を受信し、並びに、それらの第二入力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項７の発明は、前記マルチプレクサーは選択信号に基づいて第二入力信号のいずれか一つを除算器に出力することを特徴とする請求項６記載のパデ近似演算変換回路としている。
請求項８の発明は、前記第二入力信号の値は６０または２００であることを特徴とする請求項６記載のパデ近似演算変換回路としている。
請求項９の発明は、前記パデ近似演算変換回路は更に、変数信号と出力信号を受信し、並びに、変数信号と出力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項１０の発明は、前記マルチプレクサーは選択信号に基づいて、変数信号と出力信号のいずれか一つを除算器に出力することを特徴とする請求項９記載のパデ近似演算変換回路としている。
請求項１１の発明は、前記変数信号は位相蓄積信号であることを特徴とする請求項１記載のパデ近似演算変換回路としている。
【発明の効果】
【００１１】
以上説明したように、本発明のダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路は、パデ（Pade）近似演算法により完全な弦波を演算する時間を節約し、並びに、正弦波振幅に対する４分の１周期の回路演算を節減し、回路面積を節約することを特徴とする。
【発明を実施するための最良の形態】
【００１２】
図２に、本発明の実施例であるダイレクトデジタル周波数合成器のブロック図を示す。図に示すとおり、本発明のダイレクトデジタル周波数合成器は、位相アキュムレータ１０、位相正弦振幅変換器２０、デジタルアナログ変換器３０、ローパスフィルタ４０を含む。該位相アキュムレータ１０は、Nビット入力信号を受信し、Mビット位相蓄積信号を生成、並びに、位相正弦振幅変換器２０に伝送して、位相蓄積信号を正弦波信号に変換する。更に、デジタルアナログ変換器３０によって正弦波信号をアナログの正弦波信号に変換、ローパスフィルタ４０が正弦波信号の雑信号を除去して、正弦波信号を平滑化する。その内、前述の位相アキュムレータ１０、位相正弦振幅変換器２０、デジタルアナログ変換器３０、ローパスフィルタ４０間は、クロック信号fCLKに基づき出力周波を合成してfOUTにした出力信号である。また、位相正弦振幅変換器２０は、更にＸＯＲ論理ゲート２２、パデ（Pade）近似演算変換回路２４、ＸＯＲ論理ゲート２６を含む。ＸＯＲ論理ゲート２２は、M-２ビットの位相蓄積信号と第二最上位ビット(２nd MSB)の位相蓄積信号を受信して、位相蓄積信号の傾斜信号を写像して三角波信号を生成する。パデ（Pade）近似演算変換回路２４は、三角波信号を変換して周期性の２分の１正弦波信号を生成する。ＸＯＲ論理ゲート２６は、周期性の２分の１正弦波信号と第一最上位ビット(MSB) の位相蓄積信号を受信し、２分の１正弦波信号を写像して、正弦波信号を生成する。その内、第一最上位ビットと第二最上位ビットの他の位相蓄積信号以外は、パデ（Pade）近似演算変換回路２４に伝送され、４分の１の正弦波信号に変換する。
【００１３】
前述したとおり、パデ（Pade）近似演算変換回路２４は、Pade近似演算法を使って設計を行い、該Pade演算法は次のとおり分析を行う。まず、
【数１】
がテイラー多項式であるなら、その内の
【数２】
はテイラー多項式n階係数でnは正整数に属する。パデ（Pade）近似目標関数は
【数３】
であり、その内の分子部分
【数４】
はL次多項式で、分母部分
【数５】
はM次多項式である。これによりパデ（Pade）近似目標関数は、テイラー多項式と同等の
【数６】
となる。よって以下の関係式を有する。
【数７】
４分の１周期正弦波を生成する為、５階のテイラー多項式近似は、
【数８】
式(１)と式(２)の関係から、次の係数対応関係を得る。
【数９】
よって、パデ（Pade）近似目標関数は、
【数１０】
続いてパデ（Pade）近似目標関数を連続分数(continued fraction)に簡略化すると
【数１１】
となり、この形式は只一つの乗算器、一つの加算器、一つの除算器が必要なだけで、４分の１周期正弦波を合成する。
【００１４】
図３に、本発明の一実施例であるパデ（Pade）近似演算変換回路のブロック図を示す。図に示すとおり、本発明のパデ（Pade）近似演算変換回路２４は、前述のPade演算法が導き出した連続分数
【数１２】
に基づいて設計したものであり、該パデ（Pade）近似演算変換回路２４は、乗算器２４０、除算器２４１、加算器２４２を含む。まず、乗算器２４０は、第一入力信号A０と変数信号を受信し第一入力信号A０と変数信号を乗算して、第一乗算信号を生成する。該変数信号は位相蓄積信号であり、傾斜信号でもある。除算器２４１は、変数信号と第二入力信号B０を受信し除算、第二除算信号を生成する。加算器２４２は、乗算信号と除算信号を受信し加算し、第一出力信号を生成する。該第一入力信号A０と第二入力信号B０の値はそれぞれ３と６０である。このようにして、第一回パデ（Pade）近似演算変換回路２４は3X+60/Xを出力し、並びに、除算器２４１にリターンする。この時、乗算器２４０が受信した新しい第一入力信号A１は、変数信号と乗算されて第二乗算信号を生成する。除算器２４１は第一出力信号を受信し、並びに第二入力信号B１と除算されて第二除算信号を生成する。加算器２４２は第二乗算信号と第二除算信号を加算し、第二出力信号を生成する。該第一入力信号A１と該第二入力信号B１の値はそれぞれ−７/３と２００である。パデ（Pade）近似演算変換回路２４は、２回の直接演算を経過した後、第二出力信号を生成、これは即ち、我々が必要とする連続分数
【数１３】
である。このようにして本発明は、パデ（Pade）近似演算法を使って正弦波を直接演算合成し、演算速度を高め、並びに、一つの乗算器、一つの除算器、一つの加算器だけで演算を完成させることができ、回路実現面積は小さく、更にコストダウンできる。
【００１５】
この他、パデ（Pade）近似演算変換回路２４が二回の直接演算によって必要な出力信号を得ることができ、並びに、乗算器２４０、除算器２４１が異なる回数の演算に基づき異なる入力信号を入力する必要があることから、本発明のパデ（Pade）近似演算変換回路２４は、複数のマルチプレクサーを含む。それはそれぞれ第一マルチプレクサー２４３、第二マルチプレクサー２４４、第三マルチプレクサー２４５である。第一マルチプレクサー２４３は、複数の第一入力信号A０、A１を受信し、第一選択信号Sel Aに基づきそれら第一入力信号のいずれか一つを出力する。第二マルチプレクサー２４４は複数の第二入力信号B０、B１を受信し、第二選択信号Sel Bに基づいてそれら第一入力信号のいずれか一つを出力する。第三マルチプレクサー２４５は変数信号と第一出力信号を受信し、第三選択信号Sel Cに基づいて変数信号と第一出力信号のいずれか一つを出力する。パデ（Pade）近似演算変換回路２４が第一回演算を行う時、第一マルチプレクサー２４３、第二マルチプレクサー２４４、第三マルチプレクサー２４５はそれぞれ、第一選択信号、第二選択信号、第三選択信号に基づき、第一入力信号A０、第二入力信号B０、変数信号を選択して第一回演算を行い、第一出力信号を生成する。演算回路２４が第二回演算を行う時、第一マルチプレクサー２４３、第二マルチプレクサー２４４、第三マルチプレクサー２４５はそれぞれ、第一選択信号、第二選択信号、第三選択信号に基づき、第一入力信号A１、第二入力信号B１、第一出力信号を選択し第二回演算を行い、必要な第二出力信号を生成する。
【００１６】
前述するとおり、本発明のパデ（Pade）近似演算変換回路２４を使って出力した正弦波信号における誤差基準は、誤差積分基準と誤差微分基準に分かれ、それにより、正弦波とパデ（Pade）近似目標関数の誤差関連性質を判断する。その内、誤差積分基準において、その全体誤差の効果影響を分析し、式(５)によって示した。
【数１４】
また、誤差微分基準において、その最大誤差の効果影響を分析し、式(６)によって示した。
【数１５】
【００１７】
前述の式(５)と式(６)より、４分の１周期の正弦波とパデ（Pade）近似目標関数の誤差が極めて小さいことがわかり、よって、パデ（Pade）近似演算法を使い、、４分の１周期、並びに、正弦波対称性を組み合わせて合成した正弦波信号は、演算速度が速いばかりでなく、回路面積が小さく、誤差も小さい。
【００１８】
前述を総合すると、本発明のダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路は、パデ（Pade）近似演算法によって設計した変換回路であり、それは、乗算器が第一入力信号と変数信号を受信乗算し、乗算信号を生成、除算器が変数信号と第二入力信号を受信除算し、除算信号を生成、加算器が乗算信号と除算信号を受信加算し、出力信号を生成し除算器にリターンするものである。このように二回の演算を経て、４分の１周期の正弦波信号が完成、完全弦波を演算する時間を節約し、演算回路の面積をも節約する。
【図面の簡単な説明】
【００１９】
【図１】公知技術のダイレクトデジタル周波数合成器である。
【図２】本発明の実施例に関するダイレクトデジタル周波数合成器のブロック図である。
【図３】本発明の実施例に関するダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路のブロック図である。
【符号の説明】
【００２０】
１０’ 位相アキュムレータ
２０’ 位相正弦振幅変換器
３０’ デジタルアナログ変換器
１０ 位相アキュムレータ
２０ 位相正弦振幅変換器
３０ デジタルアナログ変換器
４０ ローパスフィルタ
２２ ＸＯＲ論理ゲート
２４ パデ（Pade）近似演算変換回路
２６ ＸＯＲ論理ゲート
２４０ 乗算器
２４１ 除算器
２４２ 加算器
２４３ 第一マルチプレクサー
２４４ 第二マルチプレクサー
２４５ 第三マルチプレクサー
【技術分野】
【０００１】
本発明は、ダイレクトデジタル周波数合成器の位相正弦振幅変換回路に関するものであり、それは特に、パデ（Pade）近似演算法を使ったダイレクトデジタル周波数合成器の変換回路であり、位相を４分の１の正弦波信号に変換するものである。
【背景技術】
【０００２】
一般のダイレクトデジタル周波数合成(Direct digital frequency synthesis、DDFS)は、位相アキュムレータ１０’ (Phase Accumulator)と位相正弦振幅変換器２０’ (Phase-to-Sinusoid Amplitude Converter、PSAC)を使って、必要信号のデジタル化形式を起こし、更に、デジタルアナログ変換器(Digital to Analog Converter、DAC)でこのデジタル形式をアナログ波形に変換する。図１に、公知のダイレクトデジタル周波数合成器を示す。それは、位相アキュムレータ１０’、位相正弦振幅変換器 ２０’、デジタルアナログ変換器３０’を含む。ダイレクトデジタル周波数合成器の位相アキュムレータ１０’がデジタル信号を受信し、位相正弦振幅変換器２０’に出力、並びに、出力信号に対応して、更にデジタルアナログ変換器３０’でアナログ信号に変換する。該デジタルアナログ変換器３０’の出力するアナログ信号は、ローパスフィルタ(未図示)によって平滑化を行い、正弦波のような周期信号を生成する。
【０００３】
ダイレクトデジタル周波数合成技術は、高解析度、迅速な周波切換、位相連続線性変化、低コスト、簡単構造等の特徴を有しており、よって、デジタル情報システムにおいては特に広範に応用されている。目下、ダイレクトデジタル周波数合成技術の直接演算アーキテクチャには、テイラー多項式(Taylor polynomial)とCORDICアルゴリズムがあり、その内、テイラー多項式を使って直接展開する正弦波近似演算において、この方法はかなり簡単にアーキテクチャを実現でき、位相入力は、乗算連続演算と弦波対称性アーキテクチャを経て、完全な弦波信号を生成する。更に、CORDICアルゴリズムは、三角関数の特性に基づき、入力位相に対応する正余弦値を演算するアーキテクチャであり、乗算、加法、平移によって全ての回転位相を加減算後に対応する正余弦値を算出し、並びに、回転角度を arctan(２-r) に永久固定する概念が、乗算器をシフターに代え、弦波対称性アーキテクチャを通して、完全な弦波信号を生成する。
【０００４】
しかし調べたところ、テイラー多項式を使って直接展開する正弦波近似演算において、位相入力が４分の１の周期正弦波近似を実現するには８回連続乗算演算が必要であり、演算は非常に時間を費やし実現に必要な回路面積も大きい。また、CORDICアルゴリズムは、初期角度と回転角度の選定で回転反復演算回数に影響を与え、よって、入力角度に基づいた対応する振幅の演算に大量の時間を要し、且つ、回転反復演算回数が多すぎる故、完全な弦波の実現にかなり多くの時間がかかる。
【０００５】
前述問題に対し、新規のダイレクトデジタル周波数合成器をいかに提出するかが課題であり、完全な弦波を演算する時間を節約し、回路面積を節約し、コストを節約することによって、前述問題の解決が可能となる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的の一つは、パデ（Pade）近似演算法により完全な弦波を演算する時間を節約する、ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路を提供することにある。
【０００７】
本発明の目的のもう一つは、パデ（Pade）近似演算法により、正弦波振幅に対する４分の１周期の回路演算を節減し、回路面積をも節約する、ダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路を提供することにある。
【０００８】
本発明のダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路は、パデ（Pade）近似演算法によって設計した変換回路である。それは、乗算器、除算器、加算器を含む。乗算器は、第一入力信号と変数信号を受信並びに乗算し、乗算信号を生成、除算器は、変数信号と第二入力信号を受信並びに除算し、除算信号を生成、加算器は、乗算信号と除算信号を受信並びに加算し、出力信号を生成して除算器にリターンする。これにより４分の１周期の正弦波信号が完成する。更に、第一MSBと第二MSBを使って、４分の１周期の正弦波信号を完全な正弦波信号に還元する。
【０００９】
また、本発明のパデ（Pade）近似演算変換回路は、更に複数のマルチプレクサーを含み、並びに、一つの選択信号を組み合わせて、順序に基づき信号を乗算器と除算器にそれぞれ入力し、４分の１周期の正弦波信号を完成する。
【課題を解決するための手段】
【００１０】
請求項１の発明は第一入力信号、変数信号、乗算信号を含み、
該第一入力信号は変数信号を受信し乗算、乗算信号を生成する乗算器と、
該変数信号は第二入力信号を受信し除算、除算信号を生成する除算器と、
該乗算信号は除算信号を受信し加算、出力信号を生成して除算器にリターンする加算器とを含むことを特徴とするパデ近似演算変換回路としている。
請求項２の発明は、前記パデ近似演算変換回路は信号を４分の１周期の正弦波信号に変換することを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項３の発明は、前記パデ近似演算変換回路は更に、複数の第一入力信号を受信し、並びに、それらの第一入力信号のいずれか一つを乗算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項４の発明は、前記マルチプレクサーは選択信号に基づいてそれらの第一入力信号のいずれか一つを乗算器に出力することを特徴とする請求項３記載のパデ近似演算変換回路としている。
請求項５の発明は、前記第一入力信号の値は３または−７/３であることを特徴とする請求項３記載のパデ近似演算変換回路としている。
請求項６の発明は、前記パデ近似演算変換回路は更に、複数の第二入力信号を受信し、並びに、それらの第二入力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項７の発明は、前記マルチプレクサーは選択信号に基づいて第二入力信号のいずれか一つを除算器に出力することを特徴とする請求項６記載のパデ近似演算変換回路としている。
請求項８の発明は、前記第二入力信号の値は６０または２００であることを特徴とする請求項６記載のパデ近似演算変換回路としている。
請求項９の発明は、前記パデ近似演算変換回路は更に、変数信号と出力信号を受信し、並びに、変数信号と出力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路としている。
請求項１０の発明は、前記マルチプレクサーは選択信号に基づいて、変数信号と出力信号のいずれか一つを除算器に出力することを特徴とする請求項９記載のパデ近似演算変換回路としている。
請求項１１の発明は、前記変数信号は位相蓄積信号であることを特徴とする請求項１記載のパデ近似演算変換回路としている。
【発明の効果】
【００１１】
以上説明したように、本発明のダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路は、パデ（Pade）近似演算法により完全な弦波を演算する時間を節約し、並びに、正弦波振幅に対する４分の１周期の回路演算を節減し、回路面積を節約することを特徴とする。
【発明を実施するための最良の形態】
【００１２】
図２に、本発明の実施例であるダイレクトデジタル周波数合成器のブロック図を示す。図に示すとおり、本発明のダイレクトデジタル周波数合成器は、位相アキュムレータ１０、位相正弦振幅変換器２０、デジタルアナログ変換器３０、ローパスフィルタ４０を含む。該位相アキュムレータ１０は、Nビット入力信号を受信し、Mビット位相蓄積信号を生成、並びに、位相正弦振幅変換器２０に伝送して、位相蓄積信号を正弦波信号に変換する。更に、デジタルアナログ変換器３０によって正弦波信号をアナログの正弦波信号に変換、ローパスフィルタ４０が正弦波信号の雑信号を除去して、正弦波信号を平滑化する。その内、前述の位相アキュムレータ１０、位相正弦振幅変換器２０、デジタルアナログ変換器３０、ローパスフィルタ４０間は、クロック信号fCLKに基づき出力周波を合成してfOUTにした出力信号である。また、位相正弦振幅変換器２０は、更にＸＯＲ論理ゲート２２、パデ（Pade）近似演算変換回路２４、ＸＯＲ論理ゲート２６を含む。ＸＯＲ論理ゲート２２は、M-２ビットの位相蓄積信号と第二最上位ビット(２nd MSB)の位相蓄積信号を受信して、位相蓄積信号の傾斜信号を写像して三角波信号を生成する。パデ（Pade）近似演算変換回路２４は、三角波信号を変換して周期性の２分の１正弦波信号を生成する。ＸＯＲ論理ゲート２６は、周期性の２分の１正弦波信号と第一最上位ビット(MSB) の位相蓄積信号を受信し、２分の１正弦波信号を写像して、正弦波信号を生成する。その内、第一最上位ビットと第二最上位ビットの他の位相蓄積信号以外は、パデ（Pade）近似演算変換回路２４に伝送され、４分の１の正弦波信号に変換する。
【００１３】
前述したとおり、パデ（Pade）近似演算変換回路２４は、Pade近似演算法を使って設計を行い、該Pade演算法は次のとおり分析を行う。まず、
【数１】
がテイラー多項式であるなら、その内の
【数２】
はテイラー多項式n階係数でnは正整数に属する。パデ（Pade）近似目標関数は
【数３】
であり、その内の分子部分
【数４】
はL次多項式で、分母部分
【数５】
はM次多項式である。これによりパデ（Pade）近似目標関数は、テイラー多項式と同等の
【数６】
となる。よって以下の関係式を有する。
【数７】
４分の１周期正弦波を生成する為、５階のテイラー多項式近似は、
【数８】
式(１)と式(２)の関係から、次の係数対応関係を得る。
【数９】
よって、パデ（Pade）近似目標関数は、
【数１０】
続いてパデ（Pade）近似目標関数を連続分数(continued fraction)に簡略化すると
【数１１】
となり、この形式は只一つの乗算器、一つの加算器、一つの除算器が必要なだけで、４分の１周期正弦波を合成する。
【００１４】
図３に、本発明の一実施例であるパデ（Pade）近似演算変換回路のブロック図を示す。図に示すとおり、本発明のパデ（Pade）近似演算変換回路２４は、前述のPade演算法が導き出した連続分数
【数１２】
に基づいて設計したものであり、該パデ（Pade）近似演算変換回路２４は、乗算器２４０、除算器２４１、加算器２４２を含む。まず、乗算器２４０は、第一入力信号A０と変数信号を受信し第一入力信号A０と変数信号を乗算して、第一乗算信号を生成する。該変数信号は位相蓄積信号であり、傾斜信号でもある。除算器２４１は、変数信号と第二入力信号B０を受信し除算、第二除算信号を生成する。加算器２４２は、乗算信号と除算信号を受信し加算し、第一出力信号を生成する。該第一入力信号A０と第二入力信号B０の値はそれぞれ３と６０である。このようにして、第一回パデ（Pade）近似演算変換回路２４は3X+60/Xを出力し、並びに、除算器２４１にリターンする。この時、乗算器２４０が受信した新しい第一入力信号A１は、変数信号と乗算されて第二乗算信号を生成する。除算器２４１は第一出力信号を受信し、並びに第二入力信号B１と除算されて第二除算信号を生成する。加算器２４２は第二乗算信号と第二除算信号を加算し、第二出力信号を生成する。該第一入力信号A１と該第二入力信号B１の値はそれぞれ−７/３と２００である。パデ（Pade）近似演算変換回路２４は、２回の直接演算を経過した後、第二出力信号を生成、これは即ち、我々が必要とする連続分数
【数１３】
である。このようにして本発明は、パデ（Pade）近似演算法を使って正弦波を直接演算合成し、演算速度を高め、並びに、一つの乗算器、一つの除算器、一つの加算器だけで演算を完成させることができ、回路実現面積は小さく、更にコストダウンできる。
【００１５】
この他、パデ（Pade）近似演算変換回路２４が二回の直接演算によって必要な出力信号を得ることができ、並びに、乗算器２４０、除算器２４１が異なる回数の演算に基づき異なる入力信号を入力する必要があることから、本発明のパデ（Pade）近似演算変換回路２４は、複数のマルチプレクサーを含む。それはそれぞれ第一マルチプレクサー２４３、第二マルチプレクサー２４４、第三マルチプレクサー２４５である。第一マルチプレクサー２４３は、複数の第一入力信号A０、A１を受信し、第一選択信号Sel Aに基づきそれら第一入力信号のいずれか一つを出力する。第二マルチプレクサー２４４は複数の第二入力信号B０、B１を受信し、第二選択信号Sel Bに基づいてそれら第一入力信号のいずれか一つを出力する。第三マルチプレクサー２４５は変数信号と第一出力信号を受信し、第三選択信号Sel Cに基づいて変数信号と第一出力信号のいずれか一つを出力する。パデ（Pade）近似演算変換回路２４が第一回演算を行う時、第一マルチプレクサー２４３、第二マルチプレクサー２４４、第三マルチプレクサー２４５はそれぞれ、第一選択信号、第二選択信号、第三選択信号に基づき、第一入力信号A０、第二入力信号B０、変数信号を選択して第一回演算を行い、第一出力信号を生成する。演算回路２４が第二回演算を行う時、第一マルチプレクサー２４３、第二マルチプレクサー２４４、第三マルチプレクサー２４５はそれぞれ、第一選択信号、第二選択信号、第三選択信号に基づき、第一入力信号A１、第二入力信号B１、第一出力信号を選択し第二回演算を行い、必要な第二出力信号を生成する。
【００１６】
前述するとおり、本発明のパデ（Pade）近似演算変換回路２４を使って出力した正弦波信号における誤差基準は、誤差積分基準と誤差微分基準に分かれ、それにより、正弦波とパデ（Pade）近似目標関数の誤差関連性質を判断する。その内、誤差積分基準において、その全体誤差の効果影響を分析し、式(５)によって示した。
【数１４】
また、誤差微分基準において、その最大誤差の効果影響を分析し、式(６)によって示した。
【数１５】
【００１７】
前述の式(５)と式(６)より、４分の１周期の正弦波とパデ（Pade）近似目標関数の誤差が極めて小さいことがわかり、よって、パデ（Pade）近似演算法を使い、、４分の１周期、並びに、正弦波対称性を組み合わせて合成した正弦波信号は、演算速度が速いばかりでなく、回路面積が小さく、誤差も小さい。
【００１８】
前述を総合すると、本発明のダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路は、パデ（Pade）近似演算法によって設計した変換回路であり、それは、乗算器が第一入力信号と変数信号を受信乗算し、乗算信号を生成、除算器が変数信号と第二入力信号を受信除算し、除算信号を生成、加算器が乗算信号と除算信号を受信加算し、出力信号を生成し除算器にリターンするものである。このように二回の演算を経て、４分の１周期の正弦波信号が完成、完全弦波を演算する時間を節約し、演算回路の面積をも節約する。
【図面の簡単な説明】
【００１９】
【図１】公知技術のダイレクトデジタル周波数合成器である。
【図２】本発明の実施例に関するダイレクトデジタル周波数合成器のブロック図である。
【図３】本発明の実施例に関するダイレクトデジタル周波数合成器のパデ（Pade）近似演算変換回路のブロック図である。
【符号の説明】
【００２０】
１０’ 位相アキュムレータ
２０’ 位相正弦振幅変換器
３０’ デジタルアナログ変換器
１０ 位相アキュムレータ
２０ 位相正弦振幅変換器
３０ デジタルアナログ変換器
４０ ローパスフィルタ
２２ ＸＯＲ論理ゲート
２４ パデ（Pade）近似演算変換回路
２６ ＸＯＲ論理ゲート
２４０ 乗算器
２４１ 除算器
２４２ 加算器
２４３ 第一マルチプレクサー
２４４ 第二マルチプレクサー
２４５ 第三マルチプレクサー
【特許請求の範囲】
【請求項１】
第一入力信号、変数信号、乗算信号を含み、
該第一入力信号は変数信号を受信し乗算、乗算信号を生成する乗算器と、
該変数信号は第二入力信号を受信し除算、除算信号を生成する除算器と、
該乗算信号は除算信号を受信し加算、出力信号を生成して除算器にリターンする加算器とを含むことを特徴とするパデ近似演算変換回路。
【請求項２】
前記パデ近似演算変換回路は、信号を４分の１周期の正弦波信号に変換することを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項３】
前記パデ近似演算変換回路は更に、
複数の第一入力信号を受信し、並びに、それらの第一入力信号のいずれか一つを乗算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項４】
前記マルチプレクサーは、選択信号に基づいてそれらの第一入力信号のいずれか一つを乗算器に出力することを特徴とする請求項３記載のパデ近似演算変換回路。
【請求項５】
前記第一入力信号の値は３または−７/３であることを特徴とする請求項３記載のパデ近似演算変換回路。
【請求項６】
前記パデ近似演算変換回路は更に、複数の第二入力信号を受信し、並びに、それらの第二入力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項７】
前記マルチプレクサーは、選択信号に基づいて第二入力信号のいずれか一つを除算器に出力することを特徴とする請求項６記載のパデ近似演算変換回路。
【請求項８】
前記第二入力信号の値は６０または２００であることを特徴とする請求項６記載のパデ近似演算変換回路。
【請求項９】
前記パデ近似演算変換回路は更に、変数信号と出力信号を受信し、並びに、変数信号と出力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項１０】
前記マルチプレクサーは、選択信号に基づいて、変数信号と出力信号の何れか一つを除算器に出力することを特徴とする請求項９記載のパデ近似演算変換回路。
【請求項１１】
前記変数信号は位相蓄積信号であることを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項１】
第一入力信号、変数信号、乗算信号を含み、
該第一入力信号は変数信号を受信し乗算、乗算信号を生成する乗算器と、
該変数信号は第二入力信号を受信し除算、除算信号を生成する除算器と、
該乗算信号は除算信号を受信し加算、出力信号を生成して除算器にリターンする加算器とを含むことを特徴とするパデ近似演算変換回路。
【請求項２】
前記パデ近似演算変換回路は、信号を４分の１周期の正弦波信号に変換することを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項３】
前記パデ近似演算変換回路は更に、
複数の第一入力信号を受信し、並びに、それらの第一入力信号のいずれか一つを乗算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項４】
前記マルチプレクサーは、選択信号に基づいてそれらの第一入力信号のいずれか一つを乗算器に出力することを特徴とする請求項３記載のパデ近似演算変換回路。
【請求項５】
前記第一入力信号の値は３または−７/３であることを特徴とする請求項３記載のパデ近似演算変換回路。
【請求項６】
前記パデ近似演算変換回路は更に、複数の第二入力信号を受信し、並びに、それらの第二入力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項７】
前記マルチプレクサーは、選択信号に基づいて第二入力信号のいずれか一つを除算器に出力することを特徴とする請求項６記載のパデ近似演算変換回路。
【請求項８】
前記第二入力信号の値は６０または２００であることを特徴とする請求項６記載のパデ近似演算変換回路。
【請求項９】
前記パデ近似演算変換回路は更に、変数信号と出力信号を受信し、並びに、変数信号と出力信号のいずれか一つを除算器に出力するマルチプレクサーを含むことを特徴とする請求項１記載のパデ近似演算変換回路。
【請求項１０】
前記マルチプレクサーは、選択信号に基づいて、変数信号と出力信号の何れか一つを除算器に出力することを特徴とする請求項９記載のパデ近似演算変換回路。
【請求項１１】
前記変数信号は位相蓄積信号であることを特徴とする請求項１記載のパデ近似演算変換回路。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−１２４５６０（Ｐ２００９−１２４５６０Ａ）
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願番号】特願２００７−２９８０４８（Ｐ２００７−２９８０４８）
【出願日】平成１９年１１月１６日（２００７．１１．１６）
【出願人】（５０４１８３３２２）国防部軍備局中山科学研究院 (24)
【公開日】平成２１年６月４日（２００９．６．４）
【国際特許分類】
【出願日】平成１９年１１月１６日（２００７．１１．１６）
【出願人】（５０４１８３３２２）国防部軍備局中山科学研究院 (24)
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