データ一括比較処理回路、データ一括比較処理方法およびデータ一括比較プログラム
【課題】ブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が行える処理方法等を提供する。
【解決手段】各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインとから構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアを配列させたメモリセルアレイを用いる。メモリセルペアの上段・下段に比較すべきデータを書き込み、モード制御ラインを導通し、メモリセルペアのノードを接続し、電源電圧をフローティング状態にし、データの一致性を判定する。
【解決手段】各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインとから構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアを配列させたメモリセルアレイを用いる。メモリセルペアの上段・下段に比較すべきデータを書き込み、モード制御ラインを導通し、メモリセルペアのノードを接続し、電源電圧をフローティング状態にし、データの一致性を判定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が可能なデータ一括比較処理に関する技術である。
【背景技術】
【０００２】
近年のＳＲＡＭ等のメモリセルは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路のスケーリングサイズが縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。スケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタの閾値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率を増大させている。
【０００３】
上記状況に鑑みて、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモード（通常モードと呼ぶ）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モードと呼ぶ）とを動的に切り替えることができ、通常モードから高信頼モードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大を行い、またビットエラーの自己修復が行えるといったメモリセルを提案している（特許文献１）。
【０００４】
かかる提案のメモリセルの具体的な回路構成は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。
【０００５】
ここで、図１のメモリセルの回路動作を簡単に説明する。
図２に示すメモリセル（ＭＣ０１）は、電源電位ＶＤＤＡおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＤＤＡおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＤＤＢおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＤＤＢおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
【０００６】
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。
【０００７】
また、メモリセル（ＭＣ０１）は、相補なビットライン（ＢＬＡ，ＢＬ＿ＮＡ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作する。
【０００８】
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬＢ，ＢＬ＿ＮＢ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＢ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＢ）により制御される。
【０００９】
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（ＣＴＲＬ）が設けられている。
【００１０】
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。
【００１１】
以上説明したような１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の切り替えは、図２に示すように、メモリセルのブロック単位で制御することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開２００９／０８８０２０のパンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来、データ比較処理において、同時に比較可能なデータ量はバス幅などによって制限されている。このため、データ比較処理は、比較するデータ量に比例して、処理時間が増大するといった問題がある。
【００１４】
上記状況に鑑みて、本発明は、既に提案したメモリセルを利用して、メモリブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が行えるデータ一括比較処理回路、データ一括比較処理方法およびデータ一括比較プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述したように、提案中のメモリセルでは、通常モードと高信頼モードの２つの動作モードの切り替え制御をメモリブロック毎に一様に行うことが可能である。
本発明者らは、鋭意研究を行い、提案中のメモリセルを利用し、一部の周辺回路を付加し所定の処理を行うことで、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行えることを発案した。
【００１６】
すなわち、上記目的を達成するため、本発明のデータ一括比較処理方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイを用いたデータ一括比較処理方法であって、下記（１）〜（６）の処理を行う。
【００１７】
（１）メモリセルペアのモード制御ラインをＯＦＦする。
（２）メモリセルペアの上段・下段に比較すべきデータを書き込む。
（３）メモリセルペアのモード制御ラインをＯＮし、上段・下段のメモリセルペアのノードを接続する。
（４）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（５）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の変化を検知する。
（６）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下している場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し、そうでない場合、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する。
【００１８】
提案中の半導体メモリのメモリセルアレイに、上記の（１）〜（６）の処理を行うことにより、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行える。
先ず、メモリセルペアのモード制御ラインをＯＦＦして（上記（１）の処理）、メモリセルペアを２個の独立したメモリセルにする。次に、上記（２）のメモリセルペアの上段・下段に比較すべきデータを書き込み（上記（２）の処理）、メモリセルペアのモード制御ラインをＯＮし、上段・下段のメモリセルペアのノードを接続する（上記（３）の処理）。この際、上段・下段のメモリセルに記憶されたデータが異なる場合は、メモリセルペア内に電源からＧＮＤへの放電パスが発生する。
そのため、メモリセルペアの電源電圧をフローティング状態にすると（上記（４）の処理）、異なるデータが記憶されたメモリセルペアのメモリセルの電源電圧は放電される。メモリセルを構成するＭＯＳトランジスタの閾値あたりまで電圧が下降することになる。
【００１９】
一方、同一のデータが記憶されていた場合も、リーク電流によってメモリセルの電源電圧は徐々に下降する。しかしながら、異なるデータが記憶されたメモリセルペアの電源電圧と同一のデータが記憶されたメモリセルペアの電源電圧とを比較すると明らかに電圧差が生じることになる。従って、メモリセルペアの電源電圧の変化を検知することで（上記（５）の処理）、異なるデータが記憶されたメモリセルペアか同一のデータが記憶されたメモリセルペアかを判別することが可能となる。
【００２０】
すなわち、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧まで下がっている場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し、そうでない場合、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する（上記（６）の処理）。
【００２１】
具体的には、上記（５）のメモリセルペアの電源電圧の変化を検知する処理は、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と比較することにより行う。
メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と比較し、メモリセルペアの上段・下段に書き込まれたデータが同一か異なるかを判定するのである。
【００２２】
また、上記（５）のメモリセルペアの電源電圧の変化を検知する処理は、メモリセルアレイ内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と同時に比較することにより、ブロック単位でデータ一括比較を行うことが好ましい。
メモリセルの電源は行方向に共通化されており、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を同時に参照電圧（ＶＤＤＲＥＦ）と比較することにより、データ量に依存しないブロック単位での比較が実現できることになる。
【００２３】
以上のようなデータ比較処理を行うことで、メモリセルペアの上段・下段に比較すべきデータを書き込んだ後（上記（２）の処理）、上記（３）のメモリセルペアのモード制御ラインをＯＮにする処理、上記（４）のメモリセルペアの電源電圧をフローティング状態にするために電源電圧ラインから切り離す処理、上記（５）のメモリセルペアの電源電圧の変化をセンスアンプなどで検知する処理で、ブロックデータの一括比較が可能となる。
ここで、上記（５）の処理における電源電圧ラインの放電時間が、他の処理よりも若干時間を要する。
【００２４】
次に、上記目的を達成するため、本発明の第１の観点のデータ一括比較処理回路は、以下の（Ａ）〜（Ｅ）の回路で構成されるものである。
【００２５】
（Ａ）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイ。
【００２６】
（Ｂ）上記（Ａ）のメモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成され、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧を参照電圧（ＶＤＤＲＥＦ）として供給し得るダミーセル。
（Ｃ）ダミーセル及び上記メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路。
（Ｄ）ダミーセル及び上記メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路。
（Ｅ）メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）とダミーセルの参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路。
【００２７】
提案中の半導体メモリのメモリセルアレイ（上記（Ａ））に、ダミーセル（上記（Ｂ））、モード制御ライン制御バッファ回路（上記（Ｃ））、メモリセル電源スイッチ回路（上記（Ｄ））、比較回路（上記（Ｅ））を付加することにより、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行える。
【００２８】
ここで、ダミーセルは、通常のメモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成される。従って、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧を生成でき、それを参照電圧（ＶＤＤＲＥＦ）として用いる。
【００２９】
メモリセルの電源は行方向に共通化されているため、メモリセルアレイ内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）とダミーセルの参照電圧（ＶＤＤＲＥＦ）を比較する。そして、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）が、ダミーセルの参照電圧（ＶＤＤＲＥＦ）から大きく差があり、具体的には、メモリセルを構成するＭＯＳトランジスタの閾値電圧まで下がっているような場合には、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定する。また、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）が、ダミーセルの参照電圧（ＶＤＤＲＥＦ）と差が殆ど無い場合には、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する。
【００３０】
また、本発明の第２の観点のデータ一括比較処理回路は、以下の（Ａ´）〜（Ｄ´）の回路で構成されるものである。第２の観点のデータ一括比較処理回路は、上述の第１の観点のデータ一括比較処理回路と比べて、ダミーセルがなく、メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と直接に参照電圧（ＶＤＤＲＥＦ）と比較するものである。
【００３１】
（Ａ´）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイ。
（Ｂ´）メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路。
（Ｃ´）メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路。
（Ｄ´）メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路。
【００３２】
ここで、本発明の第１の観点又は第２の観点のデータ一括比較処理回路における比較回路は、具体的には、センスアンプを複数並列に用いて、複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較し、該センスアンプの出力を論理和回路の入力とし、該論理和回路の出力をデータ一括比較の判定結果の出力信号とすることが好ましい態様である。
メモリセルペア間におけるデータの比較をブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行えるのである。
【００３３】
ここで、センスアンプは、メモリセルからの電圧を増幅するための回路である。メモリセルは非常に小さなコンデンサで構成され、ビットラインに読み出された電圧は数百ｍＶ程度と小さいことから、かかる電圧を増幅してデジタルレベルとして取り扱えるレベルにまで増幅を行なう。
【００３４】
次に、本発明のデータ一括比較プログラムは、上述の本発明の第１の観点又は第２の観点のデータ一括比較処理回路をドライブするプログラムであって、コンピュータに、以下の手順Ａ〜手順Ｅを実行させるものである。
【００３５】
（手順Ａ）モード制御ライン制御バッファ回路にＯＦＦ信号を送り、メモリセルペアのモード制御ラインを一括でＯＦＦし、モード制御スイッチ部を非導通とする。
（手順Ｂ）メモリセルペアの上段・下段に比較すべきデータを書き込む。
（手順Ｃ）モード制御ライン制御バッファ回路にＯＮ信号を送り、メモリセルペアのモード制御ラインを一括でＯＮし、モード制御スイッチ部を導通させて、上段・下段のメモリセルペアのノードを接続する。
（手順Ｄ）メモリセル電源スイッチ回路にＯＦＦ信号を送り、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（手順Ｅ）比較回路の出力結果が、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）よりも所定閾値電圧以上大きい場合、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し、そうでない場合、データは不一致と判定する。
【００３６】
本発明のデータ一括比較プログラムは、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行えるものであり、オペレーティングシステム（ＯＳ）レベルのプログラムに位置づけられるものである。
また、参照電圧（ＶＤＤＲＥＦ）は、上述した如く、通常のメモリセルペアよりもリークの多く発生する構造のメモリセル回路により生成され、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧となっている。
このため、上記の手順Ｅにおける一致・不一致の判定に関しては、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）より電位が、例えば０．１以上大きければ一致と判定し、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）のいずれかが参照電圧（ＶＤＤＲＥＦ）より０．１Ｖ未満と電位が小さければ不一致という判定を行う。
この他、上記の手順Ｅにおいて、参照電圧（ＶＤＤＲＥＦ）と複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが略一致する結果の場合、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し、そうでない場合、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは不一致と判定してもよい。これは、不一致データのメモリセルが存在する場合、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の内のいずれかが、メモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下しており、参照電圧（ＶＤＤＲＥＦ）と比較して明らかに電位差が生じるからである。なお、電源電圧が１．０〜１．５Ｖの場合、参照電圧（ＶＤＤＲＥＦ）と複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の電圧差が０．１Ｖ未満、好ましくは、０．０５Ｖ未満の範囲にあれば、ブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定と判定する。
【００３７】
また、本発明のデータ一括比較プログラムを用いた処理プログラム評価方法は、
ａ）メモリセルペアの上段に第１の処理プログラムの演算結果データを記憶し、
ｂ）メモリセルペアの下段に第２の処理プログラムの演算結果データを記憶し、
ｃ）上述のデータ一括比較プログラムを用いて、第１の処理プログラムと第２の処理プログラムの演算結果データを比較するものである。
かかる処理プログラム評価方法によれば、同一もしくは異なる処理プログラムの演算結果データの評価を行い、一過性のデータエラーを排除し、信頼性の高いデータを得ることができる。
【発明の効果】
【００３８】
本発明のデータ一括比較処理回路、データ一括比較処理方法およびデータ一括比較プログラムによれば、メモリブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が行える。
【００３９】
また、本発明のデータ一括比較プログラムを用いた処理プログラム評価方法は、図３のデータ比較の概念図に示すように、空間冗長や時間冗長などによる高信頼化手法において、演算データ結果を比較する必要がある異なる処理プログラムの演算データ比較処理に用いることが可能である。図中のＣＯＭＰに相当する部分が、本発明のデータ一括比較処理回路に相当する。
【図面の簡単な説明】
【００４０】
【図１】提案中のメモリセルの回路構成図
【図２】メモリセルブロックの概念図
【図３】異なる処理プログラムの演算データ比較の概念図
【図４】ブロックデータの一括比較の概念図
【図５】提案中のメモリセルにおける放電パスの説明図
【図６】比較シーケンス波形の説明図
【図７】実施例１のデータ一括比較処理回路のブロック図８
【図８】メモリセルアレイの書き込みの説明図９
【図９】メモリセルアレイのブロックの使用方法の説明図１０
【図１０】モード制御ラインの制御方法の説明図１１
【図１１】ダミーセルの回路構成図１２
【図１２】メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路の回路構成図１３
【図１３】データ一括比較処理回路の全体ブロック図１４
【図１４】メモリセルの内部ノードの電圧波形シミュレーション結果15-1
【図１５−１】データ一致のメモリセルのシミュレーション結果15-2
【図１５−２】データ不一致のシミュレーション結果１６
【図１６】実施例３のデータ一括比較処理回路のブロック図１７
【図１７】実施例４のデータ一括比較処理方法のフローチャート１８
【図１８】実施例５のデータ一括比較プログラムのフローチャート
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００４２】
本発明は、図４に示すように、メモリセルアレイ内のブロックデータ（ブロックＡとブロックＢ）の一括比較を行い、全メモリセルペアのデータが一致するか否かを短時間で検知できるものである。メモリセルアレイは、本発明者らが既に提案した上述のメモリセルペアがアレイ状に配列されたものである。メモリセルペアで構成されるメモリセルアレイは、論理的にブロックＡとブロックＢの２つのメモリセルブロックに分けられる。個々のメモリセルブロックは、図１に示すように、メモリセルＡ（Memory Cell A）又はメモリセルＢ（Memory Cell B）から構成される。本明細書では、図１の回路の位置関係から、メモリセルＡとメモリセルＢを、それぞれ上段のメモリセル、下段のメモリセルと表すことにする。
【００４３】
図４では、メモリセルペアの上段のメモリセルがメモリブロックＡを構成し、メモリセルペアの下段のメモリセルがメモリブロックＢを構成する。
メモリブロックＡのメモリセルの全データとメモリブロックＢのメモリセルの全データを比較する際は、メモリブロックＡとメモリブロックＢで構成されるメモリブロック内の全メモリセルペアの上段と下段のメモリセルのデータを比較する。そして、図４の“Different data in MC Pair”で示すように、メモリセルペアの上段と下段のメモリセルに、異なるデータが記憶されているものを検知するのである。
【００４４】
ここで、メモリセルペアの上段と下段のメモリセルに、異なるデータが記憶されているものを検知する仕組みについて、図５を参照して説明する。
図５（１）は、メモリセルペアの上段のメモリセルＡと下段のメモリセルＢに、同じデータ（“１”）が記憶されている。また、図５（２）は、メモリセルペアの上段のメモリセルＡと下段のメモリセルＢに、異なるデータ（“０”,“１”）が記憶されている。
図５（１）の状態でモード制御ライン（ＣＴＲＬ）を用いて、モード制御スイッチのＰＭＯＳトランジスタを導通させても、リーク電流以外に何も発生しない。ここで、図中の円で囲んだＭＯＳトランジスタが導通状態となっている。
【００４５】
一方、図５（２）の状態でモード制御ライン（ＣＴＲＬ）を用いて、モード制御スイッチのＰＭＯＳトランジスタを導通させた場合、図中に示す矢印に放電パスが生じることになる。図５（２）の状態、すなわち、メモリセルペアの上段のメモリセルＡと下段のメモリセルＢに、異なるデータが記憶され、上段と下段でデータが不一致となる場合、メモリセルの電源電圧ＶＤＤＡ，ＶＤＤＢの電圧が放電されるのである。なお、図中の円で囲んだＭＯＳトランジスタが導通状態となっている。
【００４６】
メモリセルペアの上段と下段でデータが一致する場合、メモリセルの電源電圧ＶＤＤＡ，ＶＤＤＢには何も変化がなく、一方、メモリセルペアの上段と下段でデータが不一致となる場合、メモリセルの電源電圧ＶＤＤＡ，ＶＤＤＢの電圧が放電されることから、図６に示すような比較シーケンス波形を得ることができる。
【００４７】
図６に示す比較シーケンス波形について説明する。
先ず、メモリセルペアのモード制御ライン（ＣＴＲＬ）を制御して、モード制御スイッチ部を導通させ、上段・下段のメモリセルペアのノードを接続する。
次に、ＳＷ信号により、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
その結果、メモリセルペアの上段・下段に書き込まれたデータが同じ場合は、放電パスは生じず電源電圧には変化がないが、メモリセルペアの上段・下段に書き込まれたデータが異なる場合は、放電パスが生じて電流が流れるために、メモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）は放電によって降下していく。
【００４８】
すなわち、上記の処理により、メモリセルペアの上段・下段のデータを比較できる。このことから、メモリセルペアがアレイ状に配置されたメモリセルアレイで構成されるメモリブロックにおいても、少ない時間コストでブロックのデータを一括で比較することができることになる。
【００４９】
次に、実施例１のデータ一括比較処理回路の回路構成について、図７を参照しながら具体的に説明する。
実施例１のデータ一括比較処理回路は、上述のメモリセルペアがアレイ状に配置されたメモリセルアレイ１０と、メモリセルペアと同じ回路で構成され、電源電圧として参照電圧（ＶＤＤＲＥＦ）が供給されるダミーセル１８と、ダミーセル１８及びメモリセルアレイ１０のブロック内の全てのメモリセルペアのモード制御ラインを一括で導通させ、かつ、全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路１２と、メモリセルアレイ１０のブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）とダミーセル１８の参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路２０で構成される。
【００５０】
ダミーセル１８は、通常のメモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成される。従って、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアのデータが一致している時の電源電圧ラインよりも低い電圧を生成できる。そして、生成された電圧（ＶＤＤ＿ＤＭＹ）を参照電圧（ＶＤＤＲＥＦ）として用いる。
図１１にダミーセル１８の回路構成図を示す。ダミーセルは、一致データのメモリセルセルよりもリークを多く発生させるように、インバータカップルの入力ゲート（ＩＮＶ０，ＩＮＶ１）はＧＮＤに導通させ、それぞれのＭＯＳトランジスタ（Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ１３）のサイズを通常のメモリセルよりも大きく構成している。
【００５１】
また、メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路の回路構成の一例を、図１２に示す。
図に示すように、メモリセル電源スイッチ回路は、個々の電源ライン（ＶＤＤＡまたはＶＤＤＢ）に設けられたＰＭＯＳトランジスタの入力ゲートをＳＷ信号によって制御できるものである。
【００５２】
また、図１２に示すように、モード制御ライン制御バッファ回路は、電源電位と接地電位の間を２個のＰＭＯＳトランジスタで接続され、２個のＰＭＯＳトランジスタの間のノードは、各メモリセルのモード制御ライン（ＣＮＴＬ）に接続されている。モード制御ライン制御バッファ回路は、ＣＮＴＬＭＣ信号（又はＣＮＴＬＮＣ信号）で制御される。２個のＰＭＯＳトランジスタの入力ゲートは、図に示すように、上段をＣＮＴＬＭＣ信号（又はＣＮＴＬＮＣ信号）、下段をＣＮＴＬＭＣ信号（又はＣＮＴＬＮＣ信号）の反転信号に接続される。かかる回路構成により、ダミーセル１８及びメモリセルアレイ１０のブロック内の行方向のメモリセルペアのモード制御ラインを一括で導通する。
【００５３】
図１２に示すように、モード制御ライン制御バッファ回路では、メモリセルのモード制御ライン（ＣＮＴＬ）は、ＣＮＴＬＭＣ信号で制御されるものと、ＣＮＴＬＮＣ信号で制御されるものの２種類が存在する。以下では、モード制御ライン（ＣＮＴＬ）が２種類の制御に分けられる理由を説明する。
先ず、図１０（ａ）を参照して、従来のデータ比較時におけるモード制御ライン（ＣＮＴＬ）の一括制御の問題点を説明する。図１０（ａ）に示す上段・下段のメモリセルペア間において、同一のデータが記憶されていた場合は、上段・下段のメモリセルの電源ライン（ＶＤＤＡ，ＶＤＤＢ）はインバータカップルのＰＭＯＳトランジスタと内部ノードを接続しているＰＭＯＳトランジスタによって導通する。上述したモード制御ライン制御バッファ回路データ比較処理において、不一致データを保持するメモリセルペアは、電源ラインを放電することを想定している。そのために、電源ラインの容量は重要な値となる。
【００５４】
しかし、従来の回路においては、一致データのメモリセルペアによって縦方向の電源ライン（図の場合、ＶＤＤＡ＜０＞，ＶＤＤＢ＜０＞，ＶＤＤＡ＜１＞，ＶＤＤＢ＜１＞）が共通化され、横方向に共通化された電源ラインだけでなく、メモリセルアレイの全ての電源ラインが単一のノードとなってしまうことになる。これらの容量を一つの不一致データのメモリセルで放電することは、比較時間のオーバーヘッドや比較機能そのものの障害となる。
【００５５】
そのために、図１０（ｂ）のように、偶数行と奇数行でＣＴＲＬ信号をＣＴＲＬＭ，ＣＴＲＬＮに分け、それぞれの放電タイミングをずらすことにより、不一致データのメモリセルによって引き抜く電源ラインを横方向のみに限定できる。この制御方法によって，縦方向に電源ラインが導通する状態は発生しないで、各行の電源ライン電圧を比較し、その結果をドミノＯＲ回路で論理和をとることで、大きなブロック単位でのデータ比較を実現する。
ここで、データ比較を行う際は、縦方向に電源ラインが導通する状態を発生させないようにすべく、ＣＴＲＬＭ，ＣＴＲＬＮのどちらか一方のＣＴＲＬ信号のみを"Ｌｏｗ"とすることを想定している。このため、一度にデータ比較できるメモリセルペアは、ＣＴＲＬＭまたはＣＴＲＬＮが"Ｌｏｗ"となっている行のみとなる。従って、一度にデータ比較できるメモリセル容量は、ブロック容量の半分となる。
例えば、１６ＫＢの容量のメモリセルアレイを想定する。このメモリセルアレイは、メモリセルペア（１つのメモリセルペアは２ビット容量である）で構成されるものである。このメモリセルアレイが、メモリセルペアの上段と下段のメモリセルのデータを比較するために、ブロックＡとブロックＢに分けられているとする。ブロック中でＣＴＲＬ信号が"Ｌｏｗ"となり、各メモリセルペアの内部ノードを接続してデータ比較が行われるデータ容量は８ＫＢであるが、上記のように一度にデータ比較できるメモリセルペアはＣＴＲＬＭまたはＣＴＲＬＮが"Ｌｏｗ"となっている行のみとなることから、内部ノードを接続してデータ比較が行われるメモリセルのデータ容量はメモリセルＡとＢでそれぞれ４ＫＢとなる。従って、仮に８ＫＢ全てデータ比較を行う場合は、放電するＣＴＲＬ信号を変更して、もう一度比較を行う必要がある。なお、比較できるデータ量は、一度に制御するＣＴＲＬ行の数に比例して増やせることから、要求仕様に応じで速度を落とさずに容易に拡張可能である。
【００５６】
また、ＣＴＲＬ信号を０Ｖまで放電してデータの比較を行う場合は、データ不一致のメモリセルペアによって電源ラインが放電され、他のメモリセルペアのデータが破壊されてしまう可能性がある。そこで、モード制御ライン制御バッファ回路をＰＭＯＳトランジスタのみの構成とする。ＣＴＲＬ信号をＰＭＯＳトランジスタで放電することで、モード制御ライン制御用のＰＭＯＳトランジスタを“Ｗｅａｋｌｙ
ＯＮ”の状態とさせて、各メモリセル間に流れる電流を減少させる。これにより、各メモリセルの内部データの破壊を防ぐことが可能となる。
【００５７】
図１４に、シミュレーションによるデータ比較時のメモリセルの内部ノード（Ｎ００，Ｎ０１，Ｎ１０，Ｎ１１）の電圧波形を示す。電源ラインは、メモリセルペアのデータが一致・不一致の場合で電圧差が生じているが、内部ノードは破壊されないことが確認できる。なお、シミュレーションは、６５ｎｍプロセスに対して、１２５℃の温度条件で、１万回モンテカルロシミュレーションした結果である。１ブロックサイズは１６ＫＢ（＝１２８ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）である。１ブロックには上段・下段のメモリセルをペアにしたメモリセルペアがアレイ状に配置されている。従って、ブロック内の上段のメモリセルＡの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータとブロック内の下段のメモリセルＢの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを比較することになる。２種類のＣＴＲＬ信号をそれぞれ異なるタイミングで制御するため，一度の比較においては半分の４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを比較する．
シミュレーション結果に示されるように、２５ｎｓで４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを一括で比較できることがわかる。
【００５８】
また、比較回路は、図７および図１２に示すように、センスアンプ１４を複数並列に用いて、メモリセルアレイ１０内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較し、センスアンプ１４の出力をＯＲ回路１６の入力とし、ＯＲ回路１６の出力信号（Ｒｅｓｕｌｔ）をデータ一括比較の判定結果の出力信号としている。なお、図１２に示すように、比較は各行ごとに行われ、その比較結果はドミノＯＲ回路１６によってＲｅｓｕｌｔ信号を出力する。
【００５９】
図１３に、データ一括比較処理回路の全体ブロック図を示す。メモリセルペア（６４行×１２８列）を内蔵するメモリセルアレイ（１２８行×１２８列）の周辺回路として、ワードラインのデコーダ回路（ＷＬ
ｒｏｗ ｄｅｃｏｄｅｒ）、アドレスおよびタイマー回路（ＡＤＢＵＦ＆ＴＧ）、ビットラインの入出力回路（Ｉ／Ｏ Ｃｉｒｃｕｉｔ）、ダミーセル（Ｄｕｍｍｙ ｃｅｌｌ：１行×１２８列）、メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路（ＣＴＲＬ ｃｏｎｔｒｏｌ ｂｕｆｆｅｒ ＆ ＶＤＤ
ｓｗｉｔｃｈ）から構成される。
【００６０】
実施例１のデータ一括比較処理回路をシミュレーションした結果を、図１５−１と図１５−２に示す。データ一括比較処理回路の回路スペックは、６５ｎｍＣＯＭＳプロセスとし、１ブロックサイズは１６ＫＢ（＝１２８ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）である。１ブロックには上段・下段のメモリセルをペアにしたメモリセルペアがアレイ状に配置されている。従って、ブロック内の上段のメモリセルＡの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータとブロック内の下段のメモリセルＢの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを比較することになる。２種類のＣＴＲＬ信号をそれぞれ異なるタイミングで制御するため，一度の比較においては半分の４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータ比較が実行される．
図１５−１と図１５−２のシミュレーション結果に示されるように、２５ｎｓで４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを一括で比較できることがわかる。
【実施例２】
【００６１】
図９は、実施例１のデータ一括比較処理回路を用いて、２つのコアプロセッサの演算処理結果を比較する処理の説明図を示している。２つのコアプロセッサ（ＣＯＲＥ）は、各々のキャッシュメモリ（Ｌ１）内のデータＡおよびデータＢを、実施例１のデータ一括比較処理回路のメモリセルアレイに書き込む。その際、データＡはブロックＡに、データＢはブロックＢにそれぞれ書き込む。上述したように、ブロックＡとブロックＢは、それぞれメモリセルアレイの上段のメモリセル群、下段のメモリセル群に対応する。図中の右下の模式図に示されるように、ブロックＡとブロックＢの領域は交互にかみ合うような形になる。
この状態で、ブロックＡとブロックＢの全メモリセルを一括比較し、その結果（Ｒｅｓｕｌｔ）をキャッシュメモリ（Ｌ１）に格納する。
【実施例３】
【００６２】
実施例２のデータ一括比較処理回路の回路構成について、図１６を参照して説明する。
実施例２のデータ一括比較処理回路は、図１６に示されるように、上述のメモリセルペアがアレイ状に配置されたメモリセルアレイ１０と、メモリセルアレイ１０のブロック内の全てのメモリセルペアのモード制御ラインを一括で導通させ、かつ、全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路１２と、メモリセルアレイ１０内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路２０で構成される。
【実施例４】
【００６３】
実施例３として、本発明のデータ一括比較処理方法について、図１７のフローチャートを参照して説明する。
本発明のデータ一括比較処理方法は、上述のメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイのブロックに対して、以下のステップＳ０１〜Ｓ０８を行う。
（ステップＳ０１）メモリセルアレイのブロック内の全メモリセルペアのモード制御ラインをまとめてＯＦＦする。
（ステップＳ０２）メモリセルアレイのブロック内のメモリセルペアの上段・下段に比較すべきデータを書き込む。
（ステップＳ０３）メモリセルアレイのブロック内の全メモリセルペアのモード制御ラインをまとめてＯＮし、上段・下段のメモリセルペアのノードを接続する。
（ステップＳ０４）メモリセルアレイのブロック内の全メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（ステップＳ０５）メモリセルアレイのブロック内のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の変化を検知する。
（ステップＳ０６）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下している場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し（ステップＳ０７）、そうでない場合、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する（ステップＳ０８）。
【実施例５】
【００６４】
実施例４として、本発明のデータ一括比較プログラムについて、図１８のフローチャートを参照して説明する。
本発明のデータ一括比較プログラムは、上述の実施例１のデータ一括比較処理回路に対して、コンピュータに以下の手順Ａ〜Ｅを実行させる。
（手順Ａ）モード制御ライン制御バッファ回路にＯＦＦ信号を送り（ステップＳ２１）、メモリセルペアのモード制御ラインを一括でＯＦＦし、モード制御スイッチ部を非導通とする。
（手順Ｂ）メモリセルペアの上段・下段に比較すべきデータを書き込む（ステップＳ２２）。
（手順Ｃ）モード制御ライン制御バッファ回路にＯＮ信号を送り（ステップＳ２３）、メモリセルペアのモード制御ラインを一括でＯＮし、モード制御スイッチ部を導通させて、上段・下段のメモリセルペアのノードを接続する。
（手順Ｄ）メモリセル電源スイッチ回路にＯＦＦ信号を送り（ステップＳ２４）、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（手順Ｅ）比較回路の出力結果が、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）よりも所定閾値電圧以上大きい場合（ステップＳ２５）、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し（ステップＳ２６）、そうでない場合、メモリセルアレイ内の全てのメモリセルペアの上段・下段に書き込まれたデータは不一致と判定する（ステップＳ２７）。
【産業上の利用可能性】
【００６５】
本発明は、コンピュータのキャッシュメモリのデータ比較に有用である。
【符号の説明】
【００６６】
１０ メモリセルアレイ
１２ メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路
１４ センスアンプ
１６ ＯＲ回路
１８ ダミーセル
２０ 比較回路
【技術分野】
【０００１】
本発明は、ブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が可能なデータ一括比較処理に関する技術である。
【背景技術】
【０００２】
近年のＳＲＡＭ等のメモリセルは、ＳｏＣに搭載されるＣＭＯＳプロセス技術が進展し、集積回路のスケーリングサイズが縮小され、より高いチップ密度と低いチップコストが実現され、メモリ容量が増大している。スケーリングサイズの縮小は、ＳＲＡＭ等のメモリセルを構成するトランジスタの閾値電圧のばらつきを拡大し、メモリセルにおける読み出しや書き込みのノイズマージンを低下させ、メモリセル動作を不安定性化し、ビット誤り率を増大させている。
【０００３】
上記状況に鑑みて、本発明者らは、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できるメモリを提供することを目的として、１ビットが１個のメモリセルで構成されるモード（通常モードと呼ぶ）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モードと呼ぶ）とを動的に切り替えることができ、通常モードから高信頼モードに切り替えることにより、１ビットの動作安定性の増大および読出し動作のセル電流の増大を行い、またビットエラーの自己修復が行えるといったメモリセルを提案している（特許文献１）。
【０００４】
かかる提案のメモリセルの具体的な回路構成は、図１に示すように、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通が制御し得る１本のワードラインとから構成されるメモリセルにおいて、隣接する２つのメモリセルのデータ保持ノード間に、１対のＰ型ＭＯＳトランジスタと、該Ｐ型ＭＯＳトランジスタが導通するように制御し得る１本のモード制御ラインを追加した構成とされる。
【０００５】
ここで、図１のメモリセルの回路動作を簡単に説明する。
図２に示すメモリセル（ＭＣ０１）は、電源電位ＶＤＤＡおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）と、電源電位ＶＤＤＡおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）とからなるラッチ回路を構成している。メモリセル（ＭＣ０１）自体は、一般的な６トランジスタの構成のメモリセルである。
メモリセル（ＭＣ１０）も同様に、電源電位ＶＤＤＢおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１０）およびＮ型ＭＯＳトランジスタ（Ｍ１２）と、電源電位ＶＤＤＢおよび接地電位の間に直列に接続されるＰ型ＭＯＳトランジスタ（Ｍ１１）およびＮ型ＭＯＳトランジスタ（Ｍ１３）とからなるラッチ回路を構成している。メモリセル（ＭＣ１０）自体も、一般的な６トランジスタの構成のメモリセルである。
【０００６】
メモリセル（ＭＣ０１）では、Ｐ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のノード（Ｎ０１）に接続されている。また、Ｐ型ＭＯＳトランジスタ（Ｍ０１）およびＮ型ＭＯＳトランジスタ（Ｍ０３）のゲート端子は、共にＰ型ＭＯＳトランジスタ（Ｍ００）およびＮ型ＭＯＳトランジスタ（Ｍ０２）のノード（Ｎ００）に接続されている。このようにＭ００〜Ｍ０３のトランジスタはクロスカップル接続されているため、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）は負荷トランジスタとして動作し、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）は駆動トランジスタとして動作する。メモリセル（ＭＣ１０）も同様である。
【０００７】
また、メモリセル（ＭＣ０１）は、相補なビットライン（ＢＬＡ，ＢＬ＿ＮＡ）と、ノード（Ｎ００，Ｎ０１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ０４、Ｍ０５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート端子は、共に共通のワードライン（ＷＬＡ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）のゲート電位はワードライン（ＷＬＡ）により制御される。すわなち、メモリセル（ＭＣ０１）においては、Ｐ型ＭＯＳトランジスタ（Ｍ００，Ｍ０１）を負荷トランジスタとし、Ｎ型ＭＯＳトランジスタ（Ｍ０２，Ｍ０３）を駆動トランジスタし、Ｎ型ＭＯＳトランジスタ（Ｍ０４，Ｍ０５）をスイッチ部として動作する。
【０００８】
また、メモリセル（ＭＣ１０）も、相補なビットライン（ＢＬＢ，ＢＬ＿ＮＢ）と、ノード（Ｎ１０，Ｎ１１）との間にそれぞれ接続されたＮ型ＭＯＳトランジスタ（Ｍ１４、Ｍ１５）のスイッチ部を備える。Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート端子は、共に共通のワードライン（ＷＬＢ）に接続されており、Ｎ型ＭＯＳトランジスタ（Ｍ１４，Ｍ１５）のゲート電位はワードライン（ＷＬＢ）により制御される。
【０００９】
そして、メモリセル（ＭＣ０１，ＭＣ１０）のデータ保持ノード間（Ｎ００とＮ１０の間、Ｎ０１とＮ１１の間）に、モード制御スイッチ部となる１対のＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）が設けられ、このＰ型ＭＯＳトランジスタ（Ｍ２０、Ｍ２１）の導通を制御する１本のモード制御ライン（ＣＴＲＬ）が設けられている。
【００１０】
以上のような回路構成のメモリセルでは、１ビットのデータをメモリセル（ＭＣ０１）に記憶する場合と、１ビットのデータをメモリセル（ＭＣ０１）とメモリセル（ＭＣ１０）の２つのメモリセルに記憶する場合とを、モード制御ライン（ＣＴＲＬ）を用いて、使い分けることが可能である。上記回路構成のメモリセルは、１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の２つの状態を有し、アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現する。
【００１１】
以上説明したような１ビットが１個のメモリセルで構成されるモード（通常モード）と、１ビットが２個のメモリセルを連結して構成されるモード（高信頼モード）の切り替えは、図２に示すように、メモリセルのブロック単位で制御することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開２００９／０８８０２０のパンフレット
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来、データ比較処理において、同時に比較可能なデータ量はバス幅などによって制限されている。このため、データ比較処理は、比較するデータ量に比例して、処理時間が増大するといった問題がある。
【００１４】
上記状況に鑑みて、本発明は、既に提案したメモリセルを利用して、メモリブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が行えるデータ一括比較処理回路、データ一括比較処理方法およびデータ一括比較プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述したように、提案中のメモリセルでは、通常モードと高信頼モードの２つの動作モードの切り替え制御をメモリブロック毎に一様に行うことが可能である。
本発明者らは、鋭意研究を行い、提案中のメモリセルを利用し、一部の周辺回路を付加し所定の処理を行うことで、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行えることを発案した。
【００１６】
すなわち、上記目的を達成するため、本発明のデータ一括比較処理方法は、各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイを用いたデータ一括比較処理方法であって、下記（１）〜（６）の処理を行う。
【００１７】
（１）メモリセルペアのモード制御ラインをＯＦＦする。
（２）メモリセルペアの上段・下段に比較すべきデータを書き込む。
（３）メモリセルペアのモード制御ラインをＯＮし、上段・下段のメモリセルペアのノードを接続する。
（４）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（５）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の変化を検知する。
（６）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下している場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し、そうでない場合、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する。
【００１８】
提案中の半導体メモリのメモリセルアレイに、上記の（１）〜（６）の処理を行うことにより、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行える。
先ず、メモリセルペアのモード制御ラインをＯＦＦして（上記（１）の処理）、メモリセルペアを２個の独立したメモリセルにする。次に、上記（２）のメモリセルペアの上段・下段に比較すべきデータを書き込み（上記（２）の処理）、メモリセルペアのモード制御ラインをＯＮし、上段・下段のメモリセルペアのノードを接続する（上記（３）の処理）。この際、上段・下段のメモリセルに記憶されたデータが異なる場合は、メモリセルペア内に電源からＧＮＤへの放電パスが発生する。
そのため、メモリセルペアの電源電圧をフローティング状態にすると（上記（４）の処理）、異なるデータが記憶されたメモリセルペアのメモリセルの電源電圧は放電される。メモリセルを構成するＭＯＳトランジスタの閾値あたりまで電圧が下降することになる。
【００１９】
一方、同一のデータが記憶されていた場合も、リーク電流によってメモリセルの電源電圧は徐々に下降する。しかしながら、異なるデータが記憶されたメモリセルペアの電源電圧と同一のデータが記憶されたメモリセルペアの電源電圧とを比較すると明らかに電圧差が生じることになる。従って、メモリセルペアの電源電圧の変化を検知することで（上記（５）の処理）、異なるデータが記憶されたメモリセルペアか同一のデータが記憶されたメモリセルペアかを判別することが可能となる。
【００２０】
すなわち、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧まで下がっている場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し、そうでない場合、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する（上記（６）の処理）。
【００２１】
具体的には、上記（５）のメモリセルペアの電源電圧の変化を検知する処理は、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と比較することにより行う。
メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と比較し、メモリセルペアの上段・下段に書き込まれたデータが同一か異なるかを判定するのである。
【００２２】
また、上記（５）のメモリセルペアの電源電圧の変化を検知する処理は、メモリセルアレイ内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と同時に比較することにより、ブロック単位でデータ一括比較を行うことが好ましい。
メモリセルの電源は行方向に共通化されており、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を同時に参照電圧（ＶＤＤＲＥＦ）と比較することにより、データ量に依存しないブロック単位での比較が実現できることになる。
【００２３】
以上のようなデータ比較処理を行うことで、メモリセルペアの上段・下段に比較すべきデータを書き込んだ後（上記（２）の処理）、上記（３）のメモリセルペアのモード制御ラインをＯＮにする処理、上記（４）のメモリセルペアの電源電圧をフローティング状態にするために電源電圧ラインから切り離す処理、上記（５）のメモリセルペアの電源電圧の変化をセンスアンプなどで検知する処理で、ブロックデータの一括比較が可能となる。
ここで、上記（５）の処理における電源電圧ラインの放電時間が、他の処理よりも若干時間を要する。
【００２４】
次に、上記目的を達成するため、本発明の第１の観点のデータ一括比較処理回路は、以下の（Ａ）〜（Ｅ）の回路で構成されるものである。
【００２５】
（Ａ）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイ。
【００２６】
（Ｂ）上記（Ａ）のメモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成され、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧を参照電圧（ＶＤＤＲＥＦ）として供給し得るダミーセル。
（Ｃ）ダミーセル及び上記メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路。
（Ｄ）ダミーセル及び上記メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路。
（Ｅ）メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）とダミーセルの参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路。
【００２７】
提案中の半導体メモリのメモリセルアレイ（上記（Ａ））に、ダミーセル（上記（Ｂ））、モード制御ライン制御バッファ回路（上記（Ｃ））、メモリセル電源スイッチ回路（上記（Ｄ））、比較回路（上記（Ｅ））を付加することにより、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行える。
【００２８】
ここで、ダミーセルは、通常のメモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成される。従って、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧を生成でき、それを参照電圧（ＶＤＤＲＥＦ）として用いる。
【００２９】
メモリセルの電源は行方向に共通化されているため、メモリセルアレイ内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）とダミーセルの参照電圧（ＶＤＤＲＥＦ）を比較する。そして、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）が、ダミーセルの参照電圧（ＶＤＤＲＥＦ）から大きく差があり、具体的には、メモリセルを構成するＭＯＳトランジスタの閾値電圧まで下がっているような場合には、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定する。また、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）が、ダミーセルの参照電圧（ＶＤＤＲＥＦ）と差が殆ど無い場合には、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する。
【００３０】
また、本発明の第２の観点のデータ一括比較処理回路は、以下の（Ａ´）〜（Ｄ´）の回路で構成されるものである。第２の観点のデータ一括比較処理回路は、上述の第１の観点のデータ一括比較処理回路と比べて、ダミーセルがなく、メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と直接に参照電圧（ＶＤＤＲＥＦ）と比較するものである。
【００３１】
（Ａ´）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイ。
（Ｂ´）メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路。
（Ｃ´）メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路。
（Ｄ´）メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路。
【００３２】
ここで、本発明の第１の観点又は第２の観点のデータ一括比較処理回路における比較回路は、具体的には、センスアンプを複数並列に用いて、複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較し、該センスアンプの出力を論理和回路の入力とし、該論理和回路の出力をデータ一括比較の判定結果の出力信号とすることが好ましい態様である。
メモリセルペア間におけるデータの比較をブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行えるのである。
【００３３】
ここで、センスアンプは、メモリセルからの電圧を増幅するための回路である。メモリセルは非常に小さなコンデンサで構成され、ビットラインに読み出された電圧は数百ｍＶ程度と小さいことから、かかる電圧を増幅してデジタルレベルとして取り扱えるレベルにまで増幅を行なう。
【００３４】
次に、本発明のデータ一括比較プログラムは、上述の本発明の第１の観点又は第２の観点のデータ一括比較処理回路をドライブするプログラムであって、コンピュータに、以下の手順Ａ〜手順Ｅを実行させるものである。
【００３５】
（手順Ａ）モード制御ライン制御バッファ回路にＯＦＦ信号を送り、メモリセルペアのモード制御ラインを一括でＯＦＦし、モード制御スイッチ部を非導通とする。
（手順Ｂ）メモリセルペアの上段・下段に比較すべきデータを書き込む。
（手順Ｃ）モード制御ライン制御バッファ回路にＯＮ信号を送り、メモリセルペアのモード制御ラインを一括でＯＮし、モード制御スイッチ部を導通させて、上段・下段のメモリセルペアのノードを接続する。
（手順Ｄ）メモリセル電源スイッチ回路にＯＦＦ信号を送り、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（手順Ｅ）比較回路の出力結果が、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）よりも所定閾値電圧以上大きい場合、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し、そうでない場合、データは不一致と判定する。
【００３６】
本発明のデータ一括比較プログラムは、メモリセルペア間におけるデータの比較をメモリブロック単位でまとめて実行でき、データ量に依存しないで高速に比較が行えるものであり、オペレーティングシステム（ＯＳ）レベルのプログラムに位置づけられるものである。
また、参照電圧（ＶＤＤＲＥＦ）は、上述した如く、通常のメモリセルペアよりもリークの多く発生する構造のメモリセル回路により生成され、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧となっている。
このため、上記の手順Ｅにおける一致・不一致の判定に関しては、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）より電位が、例えば０．１以上大きければ一致と判定し、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）のいずれかが参照電圧（ＶＤＤＲＥＦ）より０．１Ｖ未満と電位が小さければ不一致という判定を行う。
この他、上記の手順Ｅにおいて、参照電圧（ＶＤＤＲＥＦ）と複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが略一致する結果の場合、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し、そうでない場合、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは不一致と判定してもよい。これは、不一致データのメモリセルが存在する場合、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の内のいずれかが、メモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下しており、参照電圧（ＶＤＤＲＥＦ）と比較して明らかに電位差が生じるからである。なお、電源電圧が１．０〜１．５Ｖの場合、参照電圧（ＶＤＤＲＥＦ）と複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の電圧差が０．１Ｖ未満、好ましくは、０．０５Ｖ未満の範囲にあれば、ブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定と判定する。
【００３７】
また、本発明のデータ一括比較プログラムを用いた処理プログラム評価方法は、
ａ）メモリセルペアの上段に第１の処理プログラムの演算結果データを記憶し、
ｂ）メモリセルペアの下段に第２の処理プログラムの演算結果データを記憶し、
ｃ）上述のデータ一括比較プログラムを用いて、第１の処理プログラムと第２の処理プログラムの演算結果データを比較するものである。
かかる処理プログラム評価方法によれば、同一もしくは異なる処理プログラムの演算結果データの評価を行い、一過性のデータエラーを排除し、信頼性の高いデータを得ることができる。
【発明の効果】
【００３８】
本発明のデータ一括比較処理回路、データ一括比較処理方法およびデータ一括比較プログラムによれば、メモリブロック間のデータを一括で比較し、データ量に依存しないで高速にデータ比較が行える。
【００３９】
また、本発明のデータ一括比較プログラムを用いた処理プログラム評価方法は、図３のデータ比較の概念図に示すように、空間冗長や時間冗長などによる高信頼化手法において、演算データ結果を比較する必要がある異なる処理プログラムの演算データ比較処理に用いることが可能である。図中のＣＯＭＰに相当する部分が、本発明のデータ一括比較処理回路に相当する。
【図面の簡単な説明】
【００４０】
【図１】提案中のメモリセルの回路構成図
【図２】メモリセルブロックの概念図
【図３】異なる処理プログラムの演算データ比較の概念図
【図４】ブロックデータの一括比較の概念図
【図５】提案中のメモリセルにおける放電パスの説明図
【図６】比較シーケンス波形の説明図
【図７】実施例１のデータ一括比較処理回路のブロック図８
【図８】メモリセルアレイの書き込みの説明図９
【図９】メモリセルアレイのブロックの使用方法の説明図１０
【図１０】モード制御ラインの制御方法の説明図１１
【図１１】ダミーセルの回路構成図１２
【図１２】メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路の回路構成図１３
【図１３】データ一括比較処理回路の全体ブロック図１４
【図１４】メモリセルの内部ノードの電圧波形シミュレーション結果15-1
【図１５−１】データ一致のメモリセルのシミュレーション結果15-2
【図１５−２】データ不一致のシミュレーション結果１６
【図１６】実施例３のデータ一括比較処理回路のブロック図１７
【図１７】実施例４のデータ一括比較処理方法のフローチャート１８
【図１８】実施例５のデータ一括比較プログラムのフローチャート
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明していく。なお、本発明の範囲は、以下の実施例や図示例に限定されるものではなく、幾多の変更及び変形が可能である。
【実施例１】
【００４２】
本発明は、図４に示すように、メモリセルアレイ内のブロックデータ（ブロックＡとブロックＢ）の一括比較を行い、全メモリセルペアのデータが一致するか否かを短時間で検知できるものである。メモリセルアレイは、本発明者らが既に提案した上述のメモリセルペアがアレイ状に配列されたものである。メモリセルペアで構成されるメモリセルアレイは、論理的にブロックＡとブロックＢの２つのメモリセルブロックに分けられる。個々のメモリセルブロックは、図１に示すように、メモリセルＡ（Memory Cell A）又はメモリセルＢ（Memory Cell B）から構成される。本明細書では、図１の回路の位置関係から、メモリセルＡとメモリセルＢを、それぞれ上段のメモリセル、下段のメモリセルと表すことにする。
【００４３】
図４では、メモリセルペアの上段のメモリセルがメモリブロックＡを構成し、メモリセルペアの下段のメモリセルがメモリブロックＢを構成する。
メモリブロックＡのメモリセルの全データとメモリブロックＢのメモリセルの全データを比較する際は、メモリブロックＡとメモリブロックＢで構成されるメモリブロック内の全メモリセルペアの上段と下段のメモリセルのデータを比較する。そして、図４の“Different data in MC Pair”で示すように、メモリセルペアの上段と下段のメモリセルに、異なるデータが記憶されているものを検知するのである。
【００４４】
ここで、メモリセルペアの上段と下段のメモリセルに、異なるデータが記憶されているものを検知する仕組みについて、図５を参照して説明する。
図５（１）は、メモリセルペアの上段のメモリセルＡと下段のメモリセルＢに、同じデータ（“１”）が記憶されている。また、図５（２）は、メモリセルペアの上段のメモリセルＡと下段のメモリセルＢに、異なるデータ（“０”,“１”）が記憶されている。
図５（１）の状態でモード制御ライン（ＣＴＲＬ）を用いて、モード制御スイッチのＰＭＯＳトランジスタを導通させても、リーク電流以外に何も発生しない。ここで、図中の円で囲んだＭＯＳトランジスタが導通状態となっている。
【００４５】
一方、図５（２）の状態でモード制御ライン（ＣＴＲＬ）を用いて、モード制御スイッチのＰＭＯＳトランジスタを導通させた場合、図中に示す矢印に放電パスが生じることになる。図５（２）の状態、すなわち、メモリセルペアの上段のメモリセルＡと下段のメモリセルＢに、異なるデータが記憶され、上段と下段でデータが不一致となる場合、メモリセルの電源電圧ＶＤＤＡ，ＶＤＤＢの電圧が放電されるのである。なお、図中の円で囲んだＭＯＳトランジスタが導通状態となっている。
【００４６】
メモリセルペアの上段と下段でデータが一致する場合、メモリセルの電源電圧ＶＤＤＡ，ＶＤＤＢには何も変化がなく、一方、メモリセルペアの上段と下段でデータが不一致となる場合、メモリセルの電源電圧ＶＤＤＡ，ＶＤＤＢの電圧が放電されることから、図６に示すような比較シーケンス波形を得ることができる。
【００４７】
図６に示す比較シーケンス波形について説明する。
先ず、メモリセルペアのモード制御ライン（ＣＴＲＬ）を制御して、モード制御スイッチ部を導通させ、上段・下段のメモリセルペアのノードを接続する。
次に、ＳＷ信号により、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
その結果、メモリセルペアの上段・下段に書き込まれたデータが同じ場合は、放電パスは生じず電源電圧には変化がないが、メモリセルペアの上段・下段に書き込まれたデータが異なる場合は、放電パスが生じて電流が流れるために、メモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）は放電によって降下していく。
【００４８】
すなわち、上記の処理により、メモリセルペアの上段・下段のデータを比較できる。このことから、メモリセルペアがアレイ状に配置されたメモリセルアレイで構成されるメモリブロックにおいても、少ない時間コストでブロックのデータを一括で比較することができることになる。
【００４９】
次に、実施例１のデータ一括比較処理回路の回路構成について、図７を参照しながら具体的に説明する。
実施例１のデータ一括比較処理回路は、上述のメモリセルペアがアレイ状に配置されたメモリセルアレイ１０と、メモリセルペアと同じ回路で構成され、電源電圧として参照電圧（ＶＤＤＲＥＦ）が供給されるダミーセル１８と、ダミーセル１８及びメモリセルアレイ１０のブロック内の全てのメモリセルペアのモード制御ラインを一括で導通させ、かつ、全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路１２と、メモリセルアレイ１０のブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）とダミーセル１８の参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路２０で構成される。
【００５０】
ダミーセル１８は、通常のメモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成される。従って、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアのデータが一致している時の電源電圧ラインよりも低い電圧を生成できる。そして、生成された電圧（ＶＤＤ＿ＤＭＹ）を参照電圧（ＶＤＤＲＥＦ）として用いる。
図１１にダミーセル１８の回路構成図を示す。ダミーセルは、一致データのメモリセルセルよりもリークを多く発生させるように、インバータカップルの入力ゲート（ＩＮＶ０，ＩＮＶ１）はＧＮＤに導通させ、それぞれのＭＯＳトランジスタ（Ｍ００〜Ｍ０３，Ｍ１０〜Ｍ１３）のサイズを通常のメモリセルよりも大きく構成している。
【００５１】
また、メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路の回路構成の一例を、図１２に示す。
図に示すように、メモリセル電源スイッチ回路は、個々の電源ライン（ＶＤＤＡまたはＶＤＤＢ）に設けられたＰＭＯＳトランジスタの入力ゲートをＳＷ信号によって制御できるものである。
【００５２】
また、図１２に示すように、モード制御ライン制御バッファ回路は、電源電位と接地電位の間を２個のＰＭＯＳトランジスタで接続され、２個のＰＭＯＳトランジスタの間のノードは、各メモリセルのモード制御ライン（ＣＮＴＬ）に接続されている。モード制御ライン制御バッファ回路は、ＣＮＴＬＭＣ信号（又はＣＮＴＬＮＣ信号）で制御される。２個のＰＭＯＳトランジスタの入力ゲートは、図に示すように、上段をＣＮＴＬＭＣ信号（又はＣＮＴＬＮＣ信号）、下段をＣＮＴＬＭＣ信号（又はＣＮＴＬＮＣ信号）の反転信号に接続される。かかる回路構成により、ダミーセル１８及びメモリセルアレイ１０のブロック内の行方向のメモリセルペアのモード制御ラインを一括で導通する。
【００５３】
図１２に示すように、モード制御ライン制御バッファ回路では、メモリセルのモード制御ライン（ＣＮＴＬ）は、ＣＮＴＬＭＣ信号で制御されるものと、ＣＮＴＬＮＣ信号で制御されるものの２種類が存在する。以下では、モード制御ライン（ＣＮＴＬ）が２種類の制御に分けられる理由を説明する。
先ず、図１０（ａ）を参照して、従来のデータ比較時におけるモード制御ライン（ＣＮＴＬ）の一括制御の問題点を説明する。図１０（ａ）に示す上段・下段のメモリセルペア間において、同一のデータが記憶されていた場合は、上段・下段のメモリセルの電源ライン（ＶＤＤＡ，ＶＤＤＢ）はインバータカップルのＰＭＯＳトランジスタと内部ノードを接続しているＰＭＯＳトランジスタによって導通する。上述したモード制御ライン制御バッファ回路データ比較処理において、不一致データを保持するメモリセルペアは、電源ラインを放電することを想定している。そのために、電源ラインの容量は重要な値となる。
【００５４】
しかし、従来の回路においては、一致データのメモリセルペアによって縦方向の電源ライン（図の場合、ＶＤＤＡ＜０＞，ＶＤＤＢ＜０＞，ＶＤＤＡ＜１＞，ＶＤＤＢ＜１＞）が共通化され、横方向に共通化された電源ラインだけでなく、メモリセルアレイの全ての電源ラインが単一のノードとなってしまうことになる。これらの容量を一つの不一致データのメモリセルで放電することは、比較時間のオーバーヘッドや比較機能そのものの障害となる。
【００５５】
そのために、図１０（ｂ）のように、偶数行と奇数行でＣＴＲＬ信号をＣＴＲＬＭ，ＣＴＲＬＮに分け、それぞれの放電タイミングをずらすことにより、不一致データのメモリセルによって引き抜く電源ラインを横方向のみに限定できる。この制御方法によって，縦方向に電源ラインが導通する状態は発生しないで、各行の電源ライン電圧を比較し、その結果をドミノＯＲ回路で論理和をとることで、大きなブロック単位でのデータ比較を実現する。
ここで、データ比較を行う際は、縦方向に電源ラインが導通する状態を発生させないようにすべく、ＣＴＲＬＭ，ＣＴＲＬＮのどちらか一方のＣＴＲＬ信号のみを"Ｌｏｗ"とすることを想定している。このため、一度にデータ比較できるメモリセルペアは、ＣＴＲＬＭまたはＣＴＲＬＮが"Ｌｏｗ"となっている行のみとなる。従って、一度にデータ比較できるメモリセル容量は、ブロック容量の半分となる。
例えば、１６ＫＢの容量のメモリセルアレイを想定する。このメモリセルアレイは、メモリセルペア（１つのメモリセルペアは２ビット容量である）で構成されるものである。このメモリセルアレイが、メモリセルペアの上段と下段のメモリセルのデータを比較するために、ブロックＡとブロックＢに分けられているとする。ブロック中でＣＴＲＬ信号が"Ｌｏｗ"となり、各メモリセルペアの内部ノードを接続してデータ比較が行われるデータ容量は８ＫＢであるが、上記のように一度にデータ比較できるメモリセルペアはＣＴＲＬＭまたはＣＴＲＬＮが"Ｌｏｗ"となっている行のみとなることから、内部ノードを接続してデータ比較が行われるメモリセルのデータ容量はメモリセルＡとＢでそれぞれ４ＫＢとなる。従って、仮に８ＫＢ全てデータ比較を行う場合は、放電するＣＴＲＬ信号を変更して、もう一度比較を行う必要がある。なお、比較できるデータ量は、一度に制御するＣＴＲＬ行の数に比例して増やせることから、要求仕様に応じで速度を落とさずに容易に拡張可能である。
【００５６】
また、ＣＴＲＬ信号を０Ｖまで放電してデータの比較を行う場合は、データ不一致のメモリセルペアによって電源ラインが放電され、他のメモリセルペアのデータが破壊されてしまう可能性がある。そこで、モード制御ライン制御バッファ回路をＰＭＯＳトランジスタのみの構成とする。ＣＴＲＬ信号をＰＭＯＳトランジスタで放電することで、モード制御ライン制御用のＰＭＯＳトランジスタを“Ｗｅａｋｌｙ
ＯＮ”の状態とさせて、各メモリセル間に流れる電流を減少させる。これにより、各メモリセルの内部データの破壊を防ぐことが可能となる。
【００５７】
図１４に、シミュレーションによるデータ比較時のメモリセルの内部ノード（Ｎ００，Ｎ０１，Ｎ１０，Ｎ１１）の電圧波形を示す。電源ラインは、メモリセルペアのデータが一致・不一致の場合で電圧差が生じているが、内部ノードは破壊されないことが確認できる。なお、シミュレーションは、６５ｎｍプロセスに対して、１２５℃の温度条件で、１万回モンテカルロシミュレーションした結果である。１ブロックサイズは１６ＫＢ（＝１２８ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）である。１ブロックには上段・下段のメモリセルをペアにしたメモリセルペアがアレイ状に配置されている。従って、ブロック内の上段のメモリセルＡの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータとブロック内の下段のメモリセルＢの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを比較することになる。２種類のＣＴＲＬ信号をそれぞれ異なるタイミングで制御するため，一度の比較においては半分の４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを比較する．
シミュレーション結果に示されるように、２５ｎｓで４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを一括で比較できることがわかる。
【００５８】
また、比較回路は、図７および図１２に示すように、センスアンプ１４を複数並列に用いて、メモリセルアレイ１０内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較し、センスアンプ１４の出力をＯＲ回路１６の入力とし、ＯＲ回路１６の出力信号（Ｒｅｓｕｌｔ）をデータ一括比較の判定結果の出力信号としている。なお、図１２に示すように、比較は各行ごとに行われ、その比較結果はドミノＯＲ回路１６によってＲｅｓｕｌｔ信号を出力する。
【００５９】
図１３に、データ一括比較処理回路の全体ブロック図を示す。メモリセルペア（６４行×１２８列）を内蔵するメモリセルアレイ（１２８行×１２８列）の周辺回路として、ワードラインのデコーダ回路（ＷＬ
ｒｏｗ ｄｅｃｏｄｅｒ）、アドレスおよびタイマー回路（ＡＤＢＵＦ＆ＴＧ）、ビットラインの入出力回路（Ｉ／Ｏ Ｃｉｒｃｕｉｔ）、ダミーセル（Ｄｕｍｍｙ ｃｅｌｌ：１行×１２８列）、メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路（ＣＴＲＬ ｃｏｎｔｒｏｌ ｂｕｆｆｅｒ ＆ ＶＤＤ
ｓｗｉｔｃｈ）から構成される。
【００６０】
実施例１のデータ一括比較処理回路をシミュレーションした結果を、図１５−１と図１５−２に示す。データ一括比較処理回路の回路スペックは、６５ｎｍＣＯＭＳプロセスとし、１ブロックサイズは１６ＫＢ（＝１２８ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）である。１ブロックには上段・下段のメモリセルをペアにしたメモリセルペアがアレイ状に配置されている。従って、ブロック内の上段のメモリセルＡの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータとブロック内の下段のメモリセルＢの８ＫＢ（＝６４ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを比較することになる。２種類のＣＴＲＬ信号をそれぞれ異なるタイミングで制御するため，一度の比較においては半分の４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータ比較が実行される．
図１５−１と図１５−２のシミュレーション結果に示されるように、２５ｎｓで４ＫＢ（＝３２ｒｏｗｓ×８ｃｏｌｕｍｎｓ×１６ｂｉｔｓ／ｗｏｒｄ）のデータを一括で比較できることがわかる。
【実施例２】
【００６１】
図９は、実施例１のデータ一括比較処理回路を用いて、２つのコアプロセッサの演算処理結果を比較する処理の説明図を示している。２つのコアプロセッサ（ＣＯＲＥ）は、各々のキャッシュメモリ（Ｌ１）内のデータＡおよびデータＢを、実施例１のデータ一括比較処理回路のメモリセルアレイに書き込む。その際、データＡはブロックＡに、データＢはブロックＢにそれぞれ書き込む。上述したように、ブロックＡとブロックＢは、それぞれメモリセルアレイの上段のメモリセル群、下段のメモリセル群に対応する。図中の右下の模式図に示されるように、ブロックＡとブロックＢの領域は交互にかみ合うような形になる。
この状態で、ブロックＡとブロックＢの全メモリセルを一括比較し、その結果（Ｒｅｓｕｌｔ）をキャッシュメモリ（Ｌ１）に格納する。
【実施例３】
【００６２】
実施例２のデータ一括比較処理回路の回路構成について、図１６を参照して説明する。
実施例２のデータ一括比較処理回路は、図１６に示されるように、上述のメモリセルペアがアレイ状に配置されたメモリセルアレイ１０と、メモリセルアレイ１０のブロック内の全てのメモリセルペアのモード制御ラインを一括で導通させ、かつ、全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路１２と、メモリセルアレイ１０内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路２０で構成される。
【実施例４】
【００６３】
実施例３として、本発明のデータ一括比較処理方法について、図１７のフローチャートを参照して説明する。
本発明のデータ一括比較処理方法は、上述のメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイのブロックに対して、以下のステップＳ０１〜Ｓ０８を行う。
（ステップＳ０１）メモリセルアレイのブロック内の全メモリセルペアのモード制御ラインをまとめてＯＦＦする。
（ステップＳ０２）メモリセルアレイのブロック内のメモリセルペアの上段・下段に比較すべきデータを書き込む。
（ステップＳ０３）メモリセルアレイのブロック内の全メモリセルペアのモード制御ラインをまとめてＯＮし、上段・下段のメモリセルペアのノードを接続する。
（ステップＳ０４）メモリセルアレイのブロック内の全メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（ステップＳ０５）メモリセルアレイのブロック内のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の変化を検知する。
（ステップＳ０６）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下している場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し（ステップＳ０７）、そうでない場合、メモリセルペアの上段・下段に書き込まれたデータは一致と判定する（ステップＳ０８）。
【実施例５】
【００６４】
実施例４として、本発明のデータ一括比較プログラムについて、図１８のフローチャートを参照して説明する。
本発明のデータ一括比較プログラムは、上述の実施例１のデータ一括比較処理回路に対して、コンピュータに以下の手順Ａ〜Ｅを実行させる。
（手順Ａ）モード制御ライン制御バッファ回路にＯＦＦ信号を送り（ステップＳ２１）、メモリセルペアのモード制御ラインを一括でＯＦＦし、モード制御スイッチ部を非導通とする。
（手順Ｂ）メモリセルペアの上段・下段に比較すべきデータを書き込む（ステップＳ２２）。
（手順Ｃ）モード制御ライン制御バッファ回路にＯＮ信号を送り（ステップＳ２３）、メモリセルペアのモード制御ラインを一括でＯＮし、モード制御スイッチ部を導通させて、上段・下段のメモリセルペアのノードを接続する。
（手順Ｄ）メモリセル電源スイッチ回路にＯＦＦ信号を送り（ステップＳ２４）、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする。
（手順Ｅ）比較回路の出力結果が、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）よりも所定閾値電圧以上大きい場合（ステップＳ２５）、メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し（ステップＳ２６）、そうでない場合、メモリセルアレイ内の全てのメモリセルペアの上段・下段に書き込まれたデータは不一致と判定する（ステップＳ２７）。
【産業上の利用可能性】
【００６５】
本発明は、コンピュータのキャッシュメモリのデータ比較に有用である。
【符号の説明】
【００６６】
１０ メモリセルアレイ
１２ メモリセル電源スイッチ回路およびモード制御ライン制御バッファ回路
１４ センスアンプ
１６ ＯＲ回路
１８ ダミーセル
２０ 比較回路
【特許請求の範囲】
【請求項１】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイを用いたデータ一括比較処理方法であって、
（１）メモリセルペアのモード制御ラインをＯＦＦし、
（２）メモリセルペアの上段・下段に比較すべきデータを書き込み、
（３）メモリセルペアのモード制御ラインをＯＮし、上段・下段のメモリセルペアのノードを接続し、
（４）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にし、
（５）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の変化を検知し、
（６）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下している場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し、そうでない場合、データは一致と判定する、
ことを特徴とするデータ一括比較処理方法。
【請求項２】
上記（５）メモリセルペアの電源電圧の変化を検知する処理は、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と比較することにより行うことを特徴とする請求項１に記載のデータ一括比較処理方法。
【請求項３】
上記（５）メモリセルペアの電源電圧の変化を検知する処理は、前記メモリセルアレイ内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と同時に比較することにより、ブロック単位でデータ一括比較を行うことを特徴とする請求項１に記載のデータ一括比較処理方法。
【請求項４】
（１）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイと、
（２）前記メモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成され、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧を参照電圧（ＶＤＤＲＥＦ）として供給し得るダミーセルと、
（３）前記ダミーセル及び前記メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路と、
（４）前記ダミーセル及び前記メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路と、
（５）前記メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と前記ダミーセルの参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路と、
を備えたことを特徴とするデータ一括比較処理回路。
【請求項５】
（１）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイと、
（２）前記メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路と、
（３）前記メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路と、
（４）前記メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路と、
を備えたことを特徴とするデータ一括比較処理回路。
【請求項６】
前記比較回路は、センスアンプを複数並列に用いて、複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較し、該センスアンプの出力を論理和回路の入力とし、該論理和回路の出力をデータ一括比較の判定結果の出力信号とすることを特徴とする請求項４又は５に記載のデータ一括比較処理回路。
【請求項７】
請求項４〜６のいずれかのデータ一括比較処理回路をドライブするプログラムであって、
コンピュータに、
（ａ）前記モード制御ライン制御バッファ回路にＯＦＦ信号を送り、メモリセルペアのモード制御ラインを一括でＯＦＦし、モード制御スイッチ部を非導通とする手順Ａ、
（ｂ）メモリセルペアの上段・下段に比較すべきデータを書き込む手順Ｂ、
（ｃ）前記モード制御ライン制御バッファ回路にＯＮ信号を送り、メモリセルペアのモード制御ラインを一括でＯＮし、モード制御スイッチ部を導通させて、上段・下段のメモリセルペアのノードを接続する手順Ｃ、
（ｄ）前記メモリセル電源スイッチ回路にＯＦＦ信号を送り、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする手順Ｄ、
（ｅ）前記比較回路の出力結果が、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）よりも所定閾値電圧以上大きい場合、前記メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し、そうでない場合、データは不一致と判定する手順Ｅ、
を実行させるためのデータ一括比較プログラム。
【請求項８】
前記メモリセルペアの上段に第１の処理プログラムの演算結果データを記憶し、
前記メモリセルペアの下段に第２の処理プログラムの演算結果データを記憶し、
請求項７のデータ一括比較プログラムを用いて、第１の処理プログラムと第２の処理プログラムの演算結果データを比較する処理プログラム評価方法。
【請求項１】
各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイを用いたデータ一括比較処理方法であって、
（１）メモリセルペアのモード制御ラインをＯＦＦし、
（２）メモリセルペアの上段・下段に比較すべきデータを書き込み、
（３）メモリセルペアのモード制御ラインをＯＮし、上段・下段のメモリセルペアのノードを接続し、
（４）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にし、
（５）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の変化を検知し、
（６）メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）がメモリセルを構成するＭＯＳトランジスタの閾値電圧に向かって降下している場合、メモリセルペアの上段・下段に書き込まれたデータは不一致と判定し、そうでない場合、データは一致と判定する、
ことを特徴とするデータ一括比較処理方法。
【請求項２】
上記（５）メモリセルペアの電源電圧の変化を検知する処理は、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と比較することにより行うことを特徴とする請求項１に記載のデータ一括比較処理方法。
【請求項３】
上記（５）メモリセルペアの電源電圧の変化を検知する処理は、前記メモリセルアレイ内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を参照電圧（ＶＤＤＲＥＦ）と同時に比較することにより、ブロック単位でデータ一括比較を行うことを特徴とする請求項１に記載のデータ一括比較処理方法。
【請求項４】
（１）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイと、
（２）前記メモリセルペアよりもリークの多く発生する構造のメモリセル回路で構成され、不一致データのメモリセルペアが存在する電源電圧ラインよりも高く、全てのメモリセルペアが一致している電源電圧ラインよりも低い電圧を参照電圧（ＶＤＤＲＥＦ）として供給し得るダミーセルと、
（３）前記ダミーセル及び前記メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路と、
（４）前記ダミーセル及び前記メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路と、
（５）前記メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と前記ダミーセルの参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路と、
を備えたことを特徴とするデータ一括比較処理回路。
【請求項５】
（１）各々の出力がメモリセルの列に対応して配置される一対のビットラインの各々に至る経路に接続されるクロスカップル接続された一対のインバータと、ビットラインとインバータの出力との間に設けられた一対のスイッチ部と、スイッチ部の導通を制御する１本のワードラインと、から構成される１ビットのメモリセルが上段と下段に隣接し、隣接する２個のメモリセルのデータ保持ノード間にモード制御スイッチ部と、該モード制御スイッチ部の導通を制御する１本のモード制御ラインと、を備えたメモリセルペアをアレイ状に配列させ、電源電圧を行方向に共通化したメモリセルアレイと、
（２）前記メモリセルアレイのブロック内の全てのメモリセルペアのモード制御ラインを比較データブロック単位で一括に導通させるモード制御ライン制御バッファ回路と、
（３）前記メモリセルアレイのブロック内の全てのメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）を一括でＯＮ／ＯＦＦするメモリセル電源スイッチ回路と、
（４）前記メモリセルアレイのブロック内の複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較する比較回路と、
を備えたことを特徴とするデータ一括比較処理回路。
【請求項６】
前記比較回路は、センスアンプを複数並列に用いて、複数行のメモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）と参照電圧（ＶＤＤＲＥＦ）を同時に比較し、該センスアンプの出力を論理和回路の入力とし、該論理和回路の出力をデータ一括比較の判定結果の出力信号とすることを特徴とする請求項４又は５に記載のデータ一括比較処理回路。
【請求項７】
請求項４〜６のいずれかのデータ一括比較処理回路をドライブするプログラムであって、
コンピュータに、
（ａ）前記モード制御ライン制御バッファ回路にＯＦＦ信号を送り、メモリセルペアのモード制御ラインを一括でＯＦＦし、モード制御スイッチ部を非導通とする手順Ａ、
（ｂ）メモリセルペアの上段・下段に比較すべきデータを書き込む手順Ｂ、
（ｃ）前記モード制御ライン制御バッファ回路にＯＮ信号を送り、メモリセルペアのモード制御ラインを一括でＯＮし、モード制御スイッチ部を導通させて、上段・下段のメモリセルペアのノードを接続する手順Ｃ、
（ｄ）前記メモリセル電源スイッチ回路にＯＦＦ信号を送り、メモリセルペアの電源電圧（ＶＤＤＡ，ＶＤＤＢ）をフローティング状態にする手順Ｄ、
（ｅ）前記比較回路の出力結果が、複数行のメモリセルの電源電圧（ＶＤＤＡ，ＶＤＤＢ）の全てが参照電圧（ＶＤＤＲＥＦ）よりも所定閾値電圧以上大きい場合、前記メモリセルアレイのブロック内の全てのメモリセルペアの上段・下段に書き込まれたデータは一致と判定し、そうでない場合、データは不一致と判定する手順Ｅ、
を実行させるためのデータ一括比較プログラム。
【請求項８】
前記メモリセルペアの上段に第１の処理プログラムの演算結果データを記憶し、
前記メモリセルペアの下段に第２の処理プログラムの演算結果データを記憶し、
請求項７のデータ一括比較プログラムを用いて、第１の処理プログラムと第２の処理プログラムの演算結果データを比較する処理プログラム評価方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５−１】
【図１５−２】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５−１】
【図１５−２】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−７４１２０（Ｐ２０１２−７４１２０Ａ）
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願番号】特願２０１０−２１９９０２（Ｐ２０１０−２１９９０２）
【出願日】平成２２年９月２９日（２０１０．９．２９）
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
【公開日】平成２４年４月１２日（２０１２．４．１２）
【国際特許分類】
【出願日】平成２２年９月２９日（２０１０．９．２９）
【出願人】（５０４１５０４５０）国立大学法人神戸大学 (421)
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