バイアス回路
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はバイアス回路に係り、特に差動増幅器に使用するバイアス回路に関する。
【０００２】
【従来の技術】図３は従来の差動増幅器のバイアス回路の一例の回路図である。以下、同図について説明する。同図において、ダイオード接続されたＮＰＮトランジスタＱ20のエミッタはグランドに接続され、コレクタは電流源ＩCCを介して電圧源ＶCC2 に接続されている。ＮＰＮトランジスタＱ21，Ｑ24夫々はトランジスタＱ20とカレントミラー接続されており、トランジスタＱ21，Ｑ24の夫々のエミッタは、抵抗Ｒ５ ，Ｒ6 を介してグランドに接続されている。
【０００３】ＮＰＮ差動対入力トランジスタＱ7 ，Ｑ8 の共通エミッタはトランジスタＱ21のコレクタに接続されている。トランジスタＱ7 ，Ｑ8 夫々のコレクタにはバイアス電流検出用ＮＰＮトランジスタＱ5 ，Ｑ6 のエミッタが夫々接続されている。トランジスタＱ5 のコレクタは、ダイオード接続されたＰＮＰトランジスタＱ3 のコレクタに、トランジスタＱ6のコレクタはトランジスタＱ3 とカレントミラー接続されたＰＮＰトランジスタＱ4 のコレクタに夫々接続されている。トランジスタＱ3 ，Ｑ4 夫々のエミッタは電圧源ＶCC2 に接続されている。
【０００４】ベース電流反転増幅用ＰＮＰトランジスタＱ1 のエミッタは電圧源ＶCC2 に、ベースはトランジスタＱ5 のベースに、コレクタはバイアス電流補償用ＰＮＰトランジスタＱ2 のベースは差動トランジスタＱ7 のベースに、コレクタはグランドに接続されている。トランジスタＱ2 のベースは差動トランジスタＱ7 のベースに、コレクタはグランドに接続されている。また同様に、反転増幅用ＰＮＰトランジスタＱ9 のエミッタは電圧源ＶCC2 に、ベースはトランジスタＱ6 のベースに、コレクタはバイアス電流補償用ＰＮＰトランジスタＱ10のエミッタに接続されている。トランシスタＱ10のベースは差動トランジスタＱ8 のベースに、コレクタはグランドに接続されている。
【０００５】差動対トランジスタＱ7 ，Ｑ8 夫々のベースは、入力端子１，２に夫々接続されている。トランジスタＱ4 のコレクタにはＰＮＰトランジスタＱ30のベースが接続されている。また、トランジスタＱ30のエミッタは電圧源ＶCC2 に、コレクタはトランジスタＱ24のコレクタに接続されている。
【０００６】図１において、各部を流れる電流を図示のとおり定める。また、トランジスタＱ1 ，Ｑ2 ，Ｑ5 ，Ｑ7 の直流電流増幅幅率をｈFE1 ，ｈFE2 ，ｈFE5，ｈFE7 と表わすと、Ｉ1 ＝ｉB7（１＋ｈFE7 ） (1) ｉC7＝ｉB7ｈFE7 ） (2) ＩC7＝ｉB5（１＋ｈFE5 ） (3) ＩC1＝ｉB1ｈFE1 ＝ｉB5ｈFE1 (4) ＩC1＝ｉB2（１＋ｈFE2 ） (5)
【０００７】
【数１】
【０００８】(1) 式より
【０００９】
【数２】
【００１０】(2) (3) 式より
【００１１】
【数３】
【００１２】(8) 式を(4) 式に代入して
【００１３】
【数４】
【００１４】（９） 式を(6) 式に代入して
【００１５】
【数５】
【００１６】(7) 式を代入して
【００１７】
【数６】
【００１８】よって、入力バイアス電流Ｉin1 は
【００１９】
【数７】
【００２０】で表わされる。上記のとおり、入力トランジスタＱ7 （Ｑ8 ）のベース電流ｉB7（ｉB8) をバイアス電流検出用トランジスタＱ5 ，（Ｑ6 ）にて取り出し、該バイアス電流検出用トランジスタのベース電流をトランジスタＱ1 （Ｑ2 ）で反転増幅し、バイアス電流補償用トランジスタＱ2 （Ｑ10）にて、ベース電流ｉB7（ｉB8) と同量で逆位相の電流ｉB2（ｉB10)にし、入力端子から見たバイアス電流Ｉin1 （Ｉin2)を低減している。
【００２１】
【発明が解決しようとする課題】しかしながら、以上説明した従来のバイアス回路によれば、各トランジスタのｈFEがばらついた場合に入力電流の低減効果が低下する問題がある。以下、この問題について詳しく説明する。
【００２２】従来のバイアス回路において、ｈFE1 ＝ｈFE2，ｈFE5 ＝ｈFE7 ，またｈFE1 ，ｈFE5 ，ｈFE7 ≫１とすれば
【００２３】
【数８】
【００２４】となる。ここで、トランジスタＱ1 ，Ｑ2 ，トランジスタＱ5 とＱ7 の直流電流増幅率が夫々等しく、各直流電流増幅率が大きければ大きい程、入力バイアス電流Ｉin1 は小さくなる。
【００２５】例えば、ｈFE1 ＝ｈFE2 ＝５０，ｈFE5 ＝ｈFE7 ＝１００，Ｉ1 ＝１０〔μＡ〕とすれば、式（１４）式より
【００２６】
【数９】
【００２７】となり、入力トランジスタＱ7 の見掛けの直流電流増幅率をＩ1 ／Ｉｉn1＝１０／０．００３≒３３３３とすることが出来る。
【００２８】次に、直流電流増幅率がばらついた場合を考える。例えば、ｈFE1 ＝５５，ｈFE2 ＝５０，ｈFE5 ＝１００，ｈFE7 ＝１１０，Ｉ1 ＝１０〔μＡ〕とすれば、式(13)より、
【００２９】
【数１０】
【００３０】また同様に、ｈFE1 ＝５０，ｈFE2 ＝５５，ｈFE5 ＝１１０，ｈFE7 ＝１００，Ｉ1 〔μＡ〕とすれば
【００３１】
【数１１】
【００３２】となる。上記のとおり、従来のバイアス回路では、各トランジスタのｈFEがバランスしていない場合（例えば式(19), 式(21)）には、バランスした場合（式(17)) に比べてバイアス電流低減効果が、１／３〜１／４に低下する問題がある。
【００３３】本発明は上記の点に鑑みてなされたものであって、各トランジスタの直流電流増幅率をバランスさせることにより、低バイアスの電流のバイアス回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】上記の問題点を解決するために本発明では、入力トランジスタのコレクタにエミッタが接続された入力トランジスタのバイアス電流検出用トランジスタと、該バイアス電流検出用トランジスタのベースにベースが接続された、該バイアス電流検出用トランジスタのベース電流反転増幅用トランジスタと、該入力トランジスタとは異なる導電型を有し、かつ、ベースが該入力トランジスタのベースに接続され、エミッタが該ベース電流反転増幅用トランジスタのコレクタに接続され、前記入力トランジスタのバイアス電流を補償するバイアス電流補償用トランジスタとを具備したバイアス回路において、エミッタが前記バイアス電流補償用トランジスタのコレクタに接続され、コレクタが所定の電位とされ、ベースが前記入力トランジスタのエミッタに接続されたレベルシフト用トランジスタを接続して設け、該レベルシフト用トランジスタのベース・エミッタ間電圧を、前記入力トランジスタのベース・エミッタ間電圧と前記バイアス電流検出用トランジスタのベース・エミッタ間電圧と前記ベース電流反転増幅用トランジスタのベース・エミッタ間電圧と前記バイアス電流補償用トランジスタのベース・エミッタ間電圧と夫々等しく構成した。
【００３５】
【作用】上記の構成により、前記入力トランジスタのコレクタ・エミッタ間電圧と前記バイアス電流検出用トランジスタのコレクタ・エミッタ間電圧とが等しくなり、夫々のトランジスタの直流電流増幅率が等しくなる。
【００３６】また、前記ベース電流反転増幅用トランジスタのコレクタ・エミッタ間電圧と前記バイアス電流補償用トランジスタのコレクタ・エミッタ間電圧とが等しくなり、夫々のトランジスタの直流電流増幅率が等しくなる。
【００３７】
【実施例】図１は本発明の一実施例の回路図である。同図中、図３と同一構成部分については同一符号を付し、その説明は省略する。同図において、トランジスタＱ2 ，Ｑ10夫々のコレクタは、レベルシフト用ＰＮＰトランジスタＱ14のエミッタに接続されている。また、トランジスタＱ21のコレクタはレベルシフト用トランジスタＱ13，Ｑ14 の夫々のベースに接続されている。
【００３８】ダイオード接続されたＮＰＮトランジスタＱ22は、コレクタをトランジスタＱ14のコレクタに接続され、ＮＰＮトランジスタＱ23，Ｑ28夫々とカレントミラー接続されている。トランジスタＱ23のコレクタはトランジスタＱ24のコレクタに、トランジスタＱ22，Ｑ23，Ｑ28の各エミッタはグランドに夫々接続されている。また、トランジスタＱ13，Ｑ28夫々のコレクタは互いに接続されている。
【００３９】互いのベースが接続されたＰＮＰトランジスタＱ25，Ｑ26夫々のエミッタは電圧源ＶCC1 に接続されている。ＰＮＰトランジスタＱ27のエミッタはトランジスタＱ25のベースに、ベースはトランジスタＱ24のコレクタ及びトランジスタＱ25のコレクタに、コレクタはグランドに接続されている。トランジスタＱ26のコレクタは、トランジスタＱ1 ，Ｑ3 ，Ｑ4 ，Ｑ9 夫々のエミッタ、及び電流源ＩCCの一端に接続されている。
【００４０】トランジスタＱ26のコレクタはまた、互いにベースを接続されたレベルシフト用ＰＮＰトランジスタＱ11のエミッタとレベルシフト用ＮＰＮトランジスタＱ12のコレクタに接続されている。トランジスタＱ11のコレクタは、トランジスタＱ13のエミッに接続されている。ＮＰＮトランジスタＱ29のベースはトランジスタＱ13，Ｑ28のコレクタに、エミッタはグランドに、コレクタはトランジスタＱ12，Ｑ13夫々のエミッタに接続されている。
【００４１】トランジスタＱ30のコレクタは、ＮＰＮトランジスタＱ34のベースに接続されている。トランジスタＱ34のコレクタは電圧源ＶCC1 に、エミッタは抵抗Ｒ4 を介してＰＮＰトランジスタＱ35のエミッタに接続されている。トランジスタＱ35のコレクタはグランド接続されている。
【００４２】夫々ダイオード接続されたＮＰＮトランジスタＱ32及びＰＮＰトランジスタＱ33は、お互いのエミッタを接続されている。トランジスタＱ32，Ｑ33夫々のコレクタはトランジスタＱ34，Ｑ35のベースに夫々接続されている。ＮＰＮトランジスタＱ31はトランジスタＱ20とカレントミラー接続されており、トランジスタＱ31のコレクタはトランジスタＱ35のベースに、エミッタは抵抗Ｒ3 を介してグランドに接続されている。
【００４３】以上の構成によれば、トランジスタＱ1 とＱ9 及びトランジスタＱ5 とＱ6 の、直流電流増幅率ｈFEのミスマッチングの主な要因であるコレクタ・エミッタ電圧（ＶCE）を夫々等しくすることによりｈFEのマッチングを取り、バイアス電流Ｉin1 の低減効果を大幅に向上することが出来る。以下、ＶCEの平衡条件について詳しく述べる。
【００４４】図１において、トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ5 ，Ｑ7 ，Ｑ11，Ｑ12，Ｑ13，Ｑ14夫々のコレクタ・エミッタ電圧をＶCE1 ，ＶCE2 ，ＶCE3 ，ＶCE5 ，ＶCE7 ，ＶCE11，ＶCE12，ＶCE13，ＶCE14、ベースエミッタ電圧をＶBE1 ，ＶBE2 ，ＶBE3 ，ＶBE5 ，ＶBE7 ，ＶBE11，ＶBE12，ＶBE13，ＶBE14とすると、 ＶCE1 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE2 ＋ＶBE7 ） (22) ＶCE2 ＝（ＶBE2 ＋ＶBE7 ）−ＶBE14 (23) ＶCE5 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE3 ＋ＶCE7 ） (24) ＶCE7 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE1 ＋ＶBE5 ） (25)で表される。
【００４５】トランジスタＱ1 ，Ｑ2 のＶCEを等しくするには ＶCE2 −ＶCE1 ＝０ (26) ここで、 ＶBE1 ＝ＶBE2 ＝ＶBE3 ＝ＶBE11＝ＶBE14 (27) ＶBE5 ＝ＶBE7 ＝ＶBE12 (28) であれば、(22),(23) 式より ＶCE2 −ＶCE1 ＝２（ＶBE2 ＋ＶBE7 ）−（ＶBE11＋ＶBE12＋ＶBE13＋ＶBE14）
＝ＶBE7 −ＶBE13 ∴ＶBE7 ＝ＶBE13 (29)(29)式を満足する様に、トランジスタＱ13とＱ14のエミッタ面積を調整し電流密度を合わせることにより、トランジスタＱ1，Ｑ2 のＶCEが等しくなる。
【００４６】次に、トランジスタＱ5 ，Ｑ7 のＶCEを等しくするには ＶCE7 −ＶCE5 ＝−（ＶBE1 ＋ＶBE5 ）＋ＶBE3 ＋ＶCE7 (31) ＶCE5 ＝ＶBE1 −ＶBE3 ＋ＶBE5 (32)ここで、 ＶBE3 ＝ＶBE5 (33) となる様にトランジスタＱ3 とＱ5 のエミッタ面積を調整し電流密度を合わせると、(32)式より ＶCE5 ＝ＶBE1 (34)また、 ＶBE1 ＝ＶBE11 (35) であれば、(22)式および(28)式より ＶCE7 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE1 ＋ＶBE5 ）
＝（ＶBE1 ＋ＶBE5 ＋ＶBE13）−（ＶBE1 ＋ＶBE5 ）＝ＶBE13(36)となり、ＶBE1 とＶBE13が等しくなるようにトランジスタＱ7 のエミッタ電流Ｉ1 とトランジスタＱ13のコレクタ電流Ｉ3 を合わせると ＶCE5 ＝ＶCE7 (37)とすることが出来る。
【００４７】以上のようにして、トランジスタＱ5 ，Ｑ7 のコレクタ・エミッタ電圧をバランスさせると、トランジスタＱ5 ，Ｑ7 の直流電流増幅率が等しくなる。よって、差動トランジスタＱ7 のバイアス電流ｉB7と、トランジスタＱ5 のベース電流ｉB5を等しくすることが出来る。同様に、トランジスタＱ1 ，Ｑ2 のコレクタ・エミッタ電圧をバランスさせることにより、トランジスタＱ1 ，Ｑ2 夫々のベース電流ｉB1，ｉB2を等しくすることが出来て、入力端子１から見たバイアス電流Ｉin1 を大幅にかつ安定に低減することが出来る。
【００４８】以上、左側差動トランジスタＱ7 のバイアス回路について説明したが、右側差動トランジスタＱ8 のバイアス回路についても同様である。トランジスタＱ4 ，Ｑ6 ，Ｑ8 ，Ｑ9 ，Ｑ10夫々のベースエミッタ電圧をトランジスタＱ11，Ｑ12，Ｑ13，Ｑ14の夫々のベース・エミッタ電圧と等しくすることにより、トランジスタＱ6 とＱ8 及びトランジスタＱ9 ，Ｑ10のエミッタ電圧をバランスさせて、入力端子２から見たバイアス電流Ｉin2 を低減することが出来る。
【００４９】微細化したトランジスタでは特に、ＶCEのミスマッチングによる直流電流増幅率のばらつきが大きいため、本実施例により、バイアス電流を安定して低減出来る利点がある。
【００５０】図２は本発明の他の実施例の回路図である。同図中、図１と同一構成部分については同一符号を付し、その説明は省略する。図２において、ＮＰＮ入力トランジスタＱ17，Ｑ37夫々はベースを入力端子１，２に接続され、差動対トランジスタＱ7 ，Ｑ8 夫々とダーリントン接続されている。
【００５１】差動対トランジスタＱ7 ，Ｑ8 夫々のコレクタは、カレントミラートランジスタＱ3 ，Ｑ4 のコレクタに夫々接続されている。トランジスタＱ5 のエミッタはダーリントントランジスタＱ17のコレクタに、コレクタはダイオード接続されたＮＰＮトランジスタＱ16のエミッタに接続されている。トランジスタＱ16のコレクタはトランジスタＱ3 のエミッタに接続されている。
【００５２】トランジスタＱ2 のベースはダーリントントランジスタＱ17のベースに接続されている。ＰＮＰトランジスタＱ18のエミッタはトランジスタＱ2 のコレクタに、ベースはダーリントントランジスタＱ17のエミッタに、コレクタはＰＮＰトランジスタＱ38のコレクタに夫々接続されている。
【００５３】トランジスタＱ6 のエミッタはダーリントントランジスタＱ37のコレクタに、コレクタはダイオード接続されたＮＰＮトランジスタＱ36のエミッタに接続されている。トランジスタＱ36のコレクタはトランジスタＱ4 のエミッタに接続されている。
【００５４】トランジスタＱ10のベースはダーリントントランジスタＱ37のベースに、コレクタはトランジスタＱ38のエミッタに接続されている。トランジスタＱ38のベースはトランジスタＱ37のエミッタに接続されている。トランジスタＱ18，Ｑ38夫々のコレクタは、トランジスタＱ22のコレクタ及びトランジスタＱ13のベースに夫々接続されている。
【００５５】本実施例においても、前記実施例と同様に、トランジスタＱ1とＱ2 （Ｑ9 ，Ｑ10）及びトランジスタＱ5 とＱ17（Ｑ6 とＱ37）のコレクタ・エミッタ電圧をバランスさせることにより、入力バイアス電流ｉB17 （ｉB37 ）と同量で逆位相の電流ｉB2（ｉB10 ）を入力端子１（２）に流し込み、入力端子１（２）から見たバイアス電流Ｉin1 （Ｉin2 ）を大幅かつ安定に低減することが出来る。また、入力段をダーリントン接続している分、見掛けの電流増幅率を高くすることが出来る。
【００５６】なお、トランジスタＱ1 ，Ｑ2 ，Ｑ5 〜Ｑ14，Ｑ17，Ｑ18，Ｑ37，Ｑ38夫々の極性は逆極性のものを使用しても良い。
【００５７】
【発明の効果】上述の如く本発明によれば、直流電流増幅率がばらつくことが無いために、バイアス電流を大幅に、かつ安定して低減出来る特長がある。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来のバイアス回路の一例の回路図である。
【符号の説明】
Ｑ1 ベース電流反転増幅用トランジスタ
Ｑ2 バイアス電流補償用トランジスタ
Ｑ5 バイアス電流検出用トランジスタ
Ｑ6 バイアス電流検出用トランジスタ
Ｑ7 入力トランジスタ
Ｑ8 入力トランジスタ
Ｑ9 ベース電流反転増幅用トランジスタ
Ｑ10 バイアス電流補償用トランジスタ
Ｑ11，Ｑ12，Ｑ13，Ｑ14 レベルシフト用トランジスタ
Ｑ17 入力トランジスタ
Ｑ37 入力トランジスタ
【０００１】
【産業上の利用分野】本発明はバイアス回路に係り、特に差動増幅器に使用するバイアス回路に関する。
【０００２】
【従来の技術】図３は従来の差動増幅器のバイアス回路の一例の回路図である。以下、同図について説明する。同図において、ダイオード接続されたＮＰＮトランジスタＱ20のエミッタはグランドに接続され、コレクタは電流源ＩCCを介して電圧源ＶCC2 に接続されている。ＮＰＮトランジスタＱ21，Ｑ24夫々はトランジスタＱ20とカレントミラー接続されており、トランジスタＱ21，Ｑ24の夫々のエミッタは、抵抗Ｒ５ ，Ｒ6 を介してグランドに接続されている。
【０００３】ＮＰＮ差動対入力トランジスタＱ7 ，Ｑ8 の共通エミッタはトランジスタＱ21のコレクタに接続されている。トランジスタＱ7 ，Ｑ8 夫々のコレクタにはバイアス電流検出用ＮＰＮトランジスタＱ5 ，Ｑ6 のエミッタが夫々接続されている。トランジスタＱ5 のコレクタは、ダイオード接続されたＰＮＰトランジスタＱ3 のコレクタに、トランジスタＱ6のコレクタはトランジスタＱ3 とカレントミラー接続されたＰＮＰトランジスタＱ4 のコレクタに夫々接続されている。トランジスタＱ3 ，Ｑ4 夫々のエミッタは電圧源ＶCC2 に接続されている。
【０００４】ベース電流反転増幅用ＰＮＰトランジスタＱ1 のエミッタは電圧源ＶCC2 に、ベースはトランジスタＱ5 のベースに、コレクタはバイアス電流補償用ＰＮＰトランジスタＱ2 のベースは差動トランジスタＱ7 のベースに、コレクタはグランドに接続されている。トランジスタＱ2 のベースは差動トランジスタＱ7 のベースに、コレクタはグランドに接続されている。また同様に、反転増幅用ＰＮＰトランジスタＱ9 のエミッタは電圧源ＶCC2 に、ベースはトランジスタＱ6 のベースに、コレクタはバイアス電流補償用ＰＮＰトランジスタＱ10のエミッタに接続されている。トランシスタＱ10のベースは差動トランジスタＱ8 のベースに、コレクタはグランドに接続されている。
【０００５】差動対トランジスタＱ7 ，Ｑ8 夫々のベースは、入力端子１，２に夫々接続されている。トランジスタＱ4 のコレクタにはＰＮＰトランジスタＱ30のベースが接続されている。また、トランジスタＱ30のエミッタは電圧源ＶCC2 に、コレクタはトランジスタＱ24のコレクタに接続されている。
【０００６】図１において、各部を流れる電流を図示のとおり定める。また、トランジスタＱ1 ，Ｑ2 ，Ｑ5 ，Ｑ7 の直流電流増幅幅率をｈFE1 ，ｈFE2 ，ｈFE5，ｈFE7 と表わすと、Ｉ1 ＝ｉB7（１＋ｈFE7 ） (1) ｉC7＝ｉB7ｈFE7 ） (2) ＩC7＝ｉB5（１＋ｈFE5 ） (3) ＩC1＝ｉB1ｈFE1 ＝ｉB5ｈFE1 (4) ＩC1＝ｉB2（１＋ｈFE2 ） (5)
【０００７】
【数１】
【０００８】(1) 式より
【０００９】
【数２】
【００１０】(2) (3) 式より
【００１１】
【数３】
【００１２】(8) 式を(4) 式に代入して
【００１３】
【数４】
【００１４】（９） 式を(6) 式に代入して
【００１５】
【数５】
【００１６】(7) 式を代入して
【００１７】
【数６】
【００１８】よって、入力バイアス電流Ｉin1 は
【００１９】
【数７】
【００２０】で表わされる。上記のとおり、入力トランジスタＱ7 （Ｑ8 ）のベース電流ｉB7（ｉB8) をバイアス電流検出用トランジスタＱ5 ，（Ｑ6 ）にて取り出し、該バイアス電流検出用トランジスタのベース電流をトランジスタＱ1 （Ｑ2 ）で反転増幅し、バイアス電流補償用トランジスタＱ2 （Ｑ10）にて、ベース電流ｉB7（ｉB8) と同量で逆位相の電流ｉB2（ｉB10)にし、入力端子から見たバイアス電流Ｉin1 （Ｉin2)を低減している。
【００２１】
【発明が解決しようとする課題】しかしながら、以上説明した従来のバイアス回路によれば、各トランジスタのｈFEがばらついた場合に入力電流の低減効果が低下する問題がある。以下、この問題について詳しく説明する。
【００２２】従来のバイアス回路において、ｈFE1 ＝ｈFE2，ｈFE5 ＝ｈFE7 ，またｈFE1 ，ｈFE5 ，ｈFE7 ≫１とすれば
【００２３】
【数８】
【００２４】となる。ここで、トランジスタＱ1 ，Ｑ2 ，トランジスタＱ5 とＱ7 の直流電流増幅率が夫々等しく、各直流電流増幅率が大きければ大きい程、入力バイアス電流Ｉin1 は小さくなる。
【００２５】例えば、ｈFE1 ＝ｈFE2 ＝５０，ｈFE5 ＝ｈFE7 ＝１００，Ｉ1 ＝１０〔μＡ〕とすれば、式（１４）式より
【００２６】
【数９】
【００２７】となり、入力トランジスタＱ7 の見掛けの直流電流増幅率をＩ1 ／Ｉｉn1＝１０／０．００３≒３３３３とすることが出来る。
【００２８】次に、直流電流増幅率がばらついた場合を考える。例えば、ｈFE1 ＝５５，ｈFE2 ＝５０，ｈFE5 ＝１００，ｈFE7 ＝１１０，Ｉ1 ＝１０〔μＡ〕とすれば、式(13)より、
【００２９】
【数１０】
【００３０】また同様に、ｈFE1 ＝５０，ｈFE2 ＝５５，ｈFE5 ＝１１０，ｈFE7 ＝１００，Ｉ1 〔μＡ〕とすれば
【００３１】
【数１１】
【００３２】となる。上記のとおり、従来のバイアス回路では、各トランジスタのｈFEがバランスしていない場合（例えば式(19), 式(21)）には、バランスした場合（式(17)) に比べてバイアス電流低減効果が、１／３〜１／４に低下する問題がある。
【００３３】本発明は上記の点に鑑みてなされたものであって、各トランジスタの直流電流増幅率をバランスさせることにより、低バイアスの電流のバイアス回路を提供することを目的とする。
【００３４】
【課題を解決するための手段】上記の問題点を解決するために本発明では、入力トランジスタのコレクタにエミッタが接続された入力トランジスタのバイアス電流検出用トランジスタと、該バイアス電流検出用トランジスタのベースにベースが接続された、該バイアス電流検出用トランジスタのベース電流反転増幅用トランジスタと、該入力トランジスタとは異なる導電型を有し、かつ、ベースが該入力トランジスタのベースに接続され、エミッタが該ベース電流反転増幅用トランジスタのコレクタに接続され、前記入力トランジスタのバイアス電流を補償するバイアス電流補償用トランジスタとを具備したバイアス回路において、エミッタが前記バイアス電流補償用トランジスタのコレクタに接続され、コレクタが所定の電位とされ、ベースが前記入力トランジスタのエミッタに接続されたレベルシフト用トランジスタを接続して設け、該レベルシフト用トランジスタのベース・エミッタ間電圧を、前記入力トランジスタのベース・エミッタ間電圧と前記バイアス電流検出用トランジスタのベース・エミッタ間電圧と前記ベース電流反転増幅用トランジスタのベース・エミッタ間電圧と前記バイアス電流補償用トランジスタのベース・エミッタ間電圧と夫々等しく構成した。
【００３５】
【作用】上記の構成により、前記入力トランジスタのコレクタ・エミッタ間電圧と前記バイアス電流検出用トランジスタのコレクタ・エミッタ間電圧とが等しくなり、夫々のトランジスタの直流電流増幅率が等しくなる。
【００３６】また、前記ベース電流反転増幅用トランジスタのコレクタ・エミッタ間電圧と前記バイアス電流補償用トランジスタのコレクタ・エミッタ間電圧とが等しくなり、夫々のトランジスタの直流電流増幅率が等しくなる。
【００３７】
【実施例】図１は本発明の一実施例の回路図である。同図中、図３と同一構成部分については同一符号を付し、その説明は省略する。同図において、トランジスタＱ2 ，Ｑ10夫々のコレクタは、レベルシフト用ＰＮＰトランジスタＱ14のエミッタに接続されている。また、トランジスタＱ21のコレクタはレベルシフト用トランジスタＱ13，Ｑ14 の夫々のベースに接続されている。
【００３８】ダイオード接続されたＮＰＮトランジスタＱ22は、コレクタをトランジスタＱ14のコレクタに接続され、ＮＰＮトランジスタＱ23，Ｑ28夫々とカレントミラー接続されている。トランジスタＱ23のコレクタはトランジスタＱ24のコレクタに、トランジスタＱ22，Ｑ23，Ｑ28の各エミッタはグランドに夫々接続されている。また、トランジスタＱ13，Ｑ28夫々のコレクタは互いに接続されている。
【００３９】互いのベースが接続されたＰＮＰトランジスタＱ25，Ｑ26夫々のエミッタは電圧源ＶCC1 に接続されている。ＰＮＰトランジスタＱ27のエミッタはトランジスタＱ25のベースに、ベースはトランジスタＱ24のコレクタ及びトランジスタＱ25のコレクタに、コレクタはグランドに接続されている。トランジスタＱ26のコレクタは、トランジスタＱ1 ，Ｑ3 ，Ｑ4 ，Ｑ9 夫々のエミッタ、及び電流源ＩCCの一端に接続されている。
【００４０】トランジスタＱ26のコレクタはまた、互いにベースを接続されたレベルシフト用ＰＮＰトランジスタＱ11のエミッタとレベルシフト用ＮＰＮトランジスタＱ12のコレクタに接続されている。トランジスタＱ11のコレクタは、トランジスタＱ13のエミッに接続されている。ＮＰＮトランジスタＱ29のベースはトランジスタＱ13，Ｑ28のコレクタに、エミッタはグランドに、コレクタはトランジスタＱ12，Ｑ13夫々のエミッタに接続されている。
【００４１】トランジスタＱ30のコレクタは、ＮＰＮトランジスタＱ34のベースに接続されている。トランジスタＱ34のコレクタは電圧源ＶCC1 に、エミッタは抵抗Ｒ4 を介してＰＮＰトランジスタＱ35のエミッタに接続されている。トランジスタＱ35のコレクタはグランド接続されている。
【００４２】夫々ダイオード接続されたＮＰＮトランジスタＱ32及びＰＮＰトランジスタＱ33は、お互いのエミッタを接続されている。トランジスタＱ32，Ｑ33夫々のコレクタはトランジスタＱ34，Ｑ35のベースに夫々接続されている。ＮＰＮトランジスタＱ31はトランジスタＱ20とカレントミラー接続されており、トランジスタＱ31のコレクタはトランジスタＱ35のベースに、エミッタは抵抗Ｒ3 を介してグランドに接続されている。
【００４３】以上の構成によれば、トランジスタＱ1 とＱ9 及びトランジスタＱ5 とＱ6 の、直流電流増幅率ｈFEのミスマッチングの主な要因であるコレクタ・エミッタ電圧（ＶCE）を夫々等しくすることによりｈFEのマッチングを取り、バイアス電流Ｉin1 の低減効果を大幅に向上することが出来る。以下、ＶCEの平衡条件について詳しく述べる。
【００４４】図１において、トランジスタＱ1 ，Ｑ2 ，Ｑ3 ，Ｑ5 ，Ｑ7 ，Ｑ11，Ｑ12，Ｑ13，Ｑ14夫々のコレクタ・エミッタ電圧をＶCE1 ，ＶCE2 ，ＶCE3 ，ＶCE5 ，ＶCE7 ，ＶCE11，ＶCE12，ＶCE13，ＶCE14、ベースエミッタ電圧をＶBE1 ，ＶBE2 ，ＶBE3 ，ＶBE5 ，ＶBE7 ，ＶBE11，ＶBE12，ＶBE13，ＶBE14とすると、 ＶCE1 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE2 ＋ＶBE7 ） (22) ＶCE2 ＝（ＶBE2 ＋ＶBE7 ）−ＶBE14 (23) ＶCE5 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE3 ＋ＶCE7 ） (24) ＶCE7 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE1 ＋ＶBE5 ） (25)で表される。
【００４５】トランジスタＱ1 ，Ｑ2 のＶCEを等しくするには ＶCE2 −ＶCE1 ＝０ (26) ここで、 ＶBE1 ＝ＶBE2 ＝ＶBE3 ＝ＶBE11＝ＶBE14 (27) ＶBE5 ＝ＶBE7 ＝ＶBE12 (28) であれば、(22),(23) 式より ＶCE2 −ＶCE1 ＝２（ＶBE2 ＋ＶBE7 ）−（ＶBE11＋ＶBE12＋ＶBE13＋ＶBE14）
＝ＶBE7 −ＶBE13 ∴ＶBE7 ＝ＶBE13 (29)(29)式を満足する様に、トランジスタＱ13とＱ14のエミッタ面積を調整し電流密度を合わせることにより、トランジスタＱ1，Ｑ2 のＶCEが等しくなる。
【００４６】次に、トランジスタＱ5 ，Ｑ7 のＶCEを等しくするには ＶCE7 −ＶCE5 ＝−（ＶBE1 ＋ＶBE5 ）＋ＶBE3 ＋ＶCE7 (31) ＶCE5 ＝ＶBE1 −ＶBE3 ＋ＶBE5 (32)ここで、 ＶBE3 ＝ＶBE5 (33) となる様にトランジスタＱ3 とＱ5 のエミッタ面積を調整し電流密度を合わせると、(32)式より ＶCE5 ＝ＶBE1 (34)また、 ＶBE1 ＝ＶBE11 (35) であれば、(22)式および(28)式より ＶCE7 ＝（ＶBE11＋ＶBE12＋ＶBE13）−（ＶBE1 ＋ＶBE5 ）
＝（ＶBE1 ＋ＶBE5 ＋ＶBE13）−（ＶBE1 ＋ＶBE5 ）＝ＶBE13(36)となり、ＶBE1 とＶBE13が等しくなるようにトランジスタＱ7 のエミッタ電流Ｉ1 とトランジスタＱ13のコレクタ電流Ｉ3 を合わせると ＶCE5 ＝ＶCE7 (37)とすることが出来る。
【００４７】以上のようにして、トランジスタＱ5 ，Ｑ7 のコレクタ・エミッタ電圧をバランスさせると、トランジスタＱ5 ，Ｑ7 の直流電流増幅率が等しくなる。よって、差動トランジスタＱ7 のバイアス電流ｉB7と、トランジスタＱ5 のベース電流ｉB5を等しくすることが出来る。同様に、トランジスタＱ1 ，Ｑ2 のコレクタ・エミッタ電圧をバランスさせることにより、トランジスタＱ1 ，Ｑ2 夫々のベース電流ｉB1，ｉB2を等しくすることが出来て、入力端子１から見たバイアス電流Ｉin1 を大幅にかつ安定に低減することが出来る。
【００４８】以上、左側差動トランジスタＱ7 のバイアス回路について説明したが、右側差動トランジスタＱ8 のバイアス回路についても同様である。トランジスタＱ4 ，Ｑ6 ，Ｑ8 ，Ｑ9 ，Ｑ10夫々のベースエミッタ電圧をトランジスタＱ11，Ｑ12，Ｑ13，Ｑ14の夫々のベース・エミッタ電圧と等しくすることにより、トランジスタＱ6 とＱ8 及びトランジスタＱ9 ，Ｑ10のエミッタ電圧をバランスさせて、入力端子２から見たバイアス電流Ｉin2 を低減することが出来る。
【００４９】微細化したトランジスタでは特に、ＶCEのミスマッチングによる直流電流増幅率のばらつきが大きいため、本実施例により、バイアス電流を安定して低減出来る利点がある。
【００５０】図２は本発明の他の実施例の回路図である。同図中、図１と同一構成部分については同一符号を付し、その説明は省略する。図２において、ＮＰＮ入力トランジスタＱ17，Ｑ37夫々はベースを入力端子１，２に接続され、差動対トランジスタＱ7 ，Ｑ8 夫々とダーリントン接続されている。
【００５１】差動対トランジスタＱ7 ，Ｑ8 夫々のコレクタは、カレントミラートランジスタＱ3 ，Ｑ4 のコレクタに夫々接続されている。トランジスタＱ5 のエミッタはダーリントントランジスタＱ17のコレクタに、コレクタはダイオード接続されたＮＰＮトランジスタＱ16のエミッタに接続されている。トランジスタＱ16のコレクタはトランジスタＱ3 のエミッタに接続されている。
【００５２】トランジスタＱ2 のベースはダーリントントランジスタＱ17のベースに接続されている。ＰＮＰトランジスタＱ18のエミッタはトランジスタＱ2 のコレクタに、ベースはダーリントントランジスタＱ17のエミッタに、コレクタはＰＮＰトランジスタＱ38のコレクタに夫々接続されている。
【００５３】トランジスタＱ6 のエミッタはダーリントントランジスタＱ37のコレクタに、コレクタはダイオード接続されたＮＰＮトランジスタＱ36のエミッタに接続されている。トランジスタＱ36のコレクタはトランジスタＱ4 のエミッタに接続されている。
【００５４】トランジスタＱ10のベースはダーリントントランジスタＱ37のベースに、コレクタはトランジスタＱ38のエミッタに接続されている。トランジスタＱ38のベースはトランジスタＱ37のエミッタに接続されている。トランジスタＱ18，Ｑ38夫々のコレクタは、トランジスタＱ22のコレクタ及びトランジスタＱ13のベースに夫々接続されている。
【００５５】本実施例においても、前記実施例と同様に、トランジスタＱ1とＱ2 （Ｑ9 ，Ｑ10）及びトランジスタＱ5 とＱ17（Ｑ6 とＱ37）のコレクタ・エミッタ電圧をバランスさせることにより、入力バイアス電流ｉB17 （ｉB37 ）と同量で逆位相の電流ｉB2（ｉB10 ）を入力端子１（２）に流し込み、入力端子１（２）から見たバイアス電流Ｉin1 （Ｉin2 ）を大幅かつ安定に低減することが出来る。また、入力段をダーリントン接続している分、見掛けの電流増幅率を高くすることが出来る。
【００５６】なお、トランジスタＱ1 ，Ｑ2 ，Ｑ5 〜Ｑ14，Ｑ17，Ｑ18，Ｑ37，Ｑ38夫々の極性は逆極性のものを使用しても良い。
【００５７】
【発明の効果】上述の如く本発明によれば、直流電流増幅率がばらつくことが無いために、バイアス電流を大幅に、かつ安定して低減出来る特長がある。
【図面の簡単な説明】
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来のバイアス回路の一例の回路図である。
【符号の説明】
Ｑ1 ベース電流反転増幅用トランジスタ
Ｑ2 バイアス電流補償用トランジスタ
Ｑ5 バイアス電流検出用トランジスタ
Ｑ6 バイアス電流検出用トランジスタ
Ｑ7 入力トランジスタ
Ｑ8 入力トランジスタ
Ｑ9 ベース電流反転増幅用トランジスタ
Ｑ10 バイアス電流補償用トランジスタ
Ｑ11，Ｑ12，Ｑ13，Ｑ14 レベルシフト用トランジスタ
Ｑ17 入力トランジスタ
Ｑ37 入力トランジスタ
【特許請求の範囲】
【請求項１】 入力トランジスタのコレクタにエミッタが接続された入力トランジスタのバイアス電流検出用トランジスタと、該バイアス電流検出用トランジスタのベースにベースが接続された、該バイアス電流検出用トランジスタのベース電流反転増幅用トランジスタと、該入力トランジスタとは異なる導電型を有し、かつ、ベースが該入力トランジスタのベースに接続され、エミッタが該ベース電流反転増幅用トランジスタのコレクタに接続され、前記入力トランジスタのバイアス電流を補償するバイアス電流補償用トランジスタとを具備したバイアス回路において、エミッタが前記バイアス電流補償用トランジスタのコレクタに接続され、コレクタが所定の電位とされ、ベースが前記入力トランジスタのエミッタに接続されたレベルシフト用トランジスタを接続して設け、該レベルシフト用トランジスタのベース・エミッタ間電圧を、前記入力トランジスタのベース・エミッタ間電圧と前記バイアス電流検出用トランジスタのベース・エミッタ間電圧と前記ベース電流反転増幅用トランジスタのベース・エミッタ間電圧と前記バイアス電流補償用トランジスタのベース・エミッタ間電圧と夫々等しく構成したことを特徴とするバイアス回路。
【請求項１】 入力トランジスタのコレクタにエミッタが接続された入力トランジスタのバイアス電流検出用トランジスタと、該バイアス電流検出用トランジスタのベースにベースが接続された、該バイアス電流検出用トランジスタのベース電流反転増幅用トランジスタと、該入力トランジスタとは異なる導電型を有し、かつ、ベースが該入力トランジスタのベースに接続され、エミッタが該ベース電流反転増幅用トランジスタのコレクタに接続され、前記入力トランジスタのバイアス電流を補償するバイアス電流補償用トランジスタとを具備したバイアス回路において、エミッタが前記バイアス電流補償用トランジスタのコレクタに接続され、コレクタが所定の電位とされ、ベースが前記入力トランジスタのエミッタに接続されたレベルシフト用トランジスタを接続して設け、該レベルシフト用トランジスタのベース・エミッタ間電圧を、前記入力トランジスタのベース・エミッタ間電圧と前記バイアス電流検出用トランジスタのベース・エミッタ間電圧と前記ベース電流反転増幅用トランジスタのベース・エミッタ間電圧と前記バイアス電流補償用トランジスタのベース・エミッタ間電圧と夫々等しく構成したことを特徴とするバイアス回路。
【図１】
【図３】
【図２】
【図３】
【図２】
【特許番号】特許第３１３４３１７号（Ｐ３１３４３１７）
【登録日】平成１２年１２月１日（２０００．１２．１）
【発行日】平成１３年２月１３日（２００１．２．１３）
【国際特許分類】
【出願番号】特願平３−１２２２０
【出願日】平成３年２月１日（１９９１．２．１）
【公開番号】特開平４−２４７７０６
【公開日】平成４年９月３日（１９９２．９．３）
【審査請求日】平成１０年１月２９日（１９９８．１．２９）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【参考文献】
【文献】特開 平３−１７０７（ＪＰ，Ａ）
【文献】特開 昭６３−２９４１０８（ＪＰ，Ａ）
【登録日】平成１２年１２月１日（２０００．１２．１）
【発行日】平成１３年２月１３日（２００１．２．１３）
【国際特許分類】
【出願日】平成３年２月１日（１９９１．２．１）
【公開番号】特開平４−２４７７０６
【公開日】平成４年９月３日（１９９２．９．３）
【審査請求日】平成１０年１月２９日（１９９８．１．２９）
【出願人】（０００００６２２０）ミツミ電機株式会社 (1,651)
【参考文献】
【文献】特開 平３−１７０７（ＪＰ，Ａ）
【文献】特開 昭６３−２９４１０８（ＪＰ，Ａ）
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