バイナリ光学表示素子のためのマルチビット記憶素子
【課題】ＤＭＤを採用するプロジェクタで、短い区間で、各ＤＭＤをリフレッシュし続けることなく高階調を実現する。
【解決手段】光学表示素子は、バイナリ光学表示素子２０２によって表示される複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子２０２およびマルチビット記憶素子２０４を備える。各ビットは、マルチビット記憶素子２０４からバイナリ光学表示素子２０２に、表示期間中１回または複数回ロードされ、色強度値を得る。
【解決手段】光学表示素子は、バイナリ光学表示素子２０２によって表示される複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子２０２およびマルチビット記憶素子２０４を備える。各ビットは、マルチビット記憶素子２０４からバイナリ光学表示素子２０２に、表示期間中１回または複数回ロードされ、色強度値を得る。
【発明の詳細な説明】
【技術分野】
【０００１】
プロジェクタは、一般に、光源、光学系、電子回路部、およびディスプレイを統合した
、コンピュータまたはビデオデバイスからの画像を前面投影または後面投影するためのデ
バイスである。
【背景技術】
【０００２】
通常のプロジェクタは、光を空間的に変調するための空間光変調器（ＳＬＭ）を備えて
いるので、画像は、スクリーンに投影されて見ることができる。光はＳＬＭに送られ、Ｓ
ＬＭは所望の画素がスクリーンに投影されるように光を処理する。ＳＬＭは、実際に反射
性であってよい。
【０００３】
光はＳＬＭから反射され、ＳＬＭは、スクリーンに投影される画像に従って光を変化さ
せる。このタイプのＳＬＭの最も代表的な例としては、デジタルマイクロミラーデバイス
（ＤＭＤ）が挙げられ、これは、一種のマイクロ電気機械（ＭＥＭ）デバイスである。Ｄ
ＭＤを用いるプロジェクタは、明るい画像を投影する。なぜなら、光が反射性のＳＬＭを
通過する必要がないからである。
【０００４】
一般に、プロジェクタは、リフレッシュレートに基づいてまたは１／リフレッシュレー
トの表示期間毎に、新しいデータで画素をリフレッシュする。一方ＤＭＤはバイナリ光学
表示素子であり、つまり光を反射するかまたは光を反射しないかのいずれかである。従っ
てＤＭＤは、１ビットよりも大きな色の深みを有する画素を受け入れない。色の深みが１
ビットより大きい強度値を有する画素をＤＭＤが投影するために、表示期間は通常、多数
の区間に分割される。ここで各区間は、通常、表示期間／（２色深度を表すビット数−１
）以下である。各区間では、ＤＭＤには、画素の強度値のビットのうちの１つがロードさ
れるので、ＤＭＤは、このビットに従って、光を反射したり、反射させなかったりする。
各ビットは、画素の強度値の他のビットに対する重要度に基づいて、複数回ＤＭＤにロー
ドされる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、プロジェクタは通常、全表示期間のＤＭＤの全区間のそれぞれをリフレッシュ
する。これらの区間のそれぞれは通常、１／［リフレッシュレート×（２色深度を表すビ
ット数−１）］よりも大きくならないように指定される。８ビットの色の深みおよび６０
ヘルツ（Ｈｚ）のリフレッシュレートを有するプロジェクタにとって、このことは、プロ
ジェクタが、約６５マイクロ秒(μｓ)より短い区間で、各ＤＭＤをリフレッシュすること
を意味する。しかし、このようにプロジェクタ内のＤＭＤをすべて制御することは困難で
あり得る。解像度が大きく、リフレッシュレートが高いプロジェクタでは特に困難である
。
【課題を解決するための手段】
【０００６】
本発明の１つの実施形態の光学表示素子は、バイナリ光学表示素子によって表示される
複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子およびマルチ
ビット記憶素子を備える。各ビットは、マルチビット記憶素子からバイナリ光学表示素子
に、表示期間中１回または複数回ロードされ、色強度値を得る。
【０００７】
本明細書で参照する図面は、明細書の一部を構成する。図面に示される特徴は、特に記
載がなく、また、矛盾するような暗示がない限り、本発明のほんのいくつかの実施形態を
例示しており、本発明のすべての実施形態を例示するものではない。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の実施形態を実施することができる、画素の色強度値のビットを表示期間内にバイナリ光学表示素子にロードして画素を表示するためのアプローチを示す図。
【図１Ｂ】本発明の実施形態を実施することができる、画素の色強度値のビットを表示期間内にバイナリ光学表示素子にロードして画素を表示するためのアプローチを示す図。
【図２】本発明の実施形態による光学表示素子の図。
【図３】本発明の実施形態による、図２の光学表示素子のマルチビット記憶素子の図。
【図４】本発明の他の実施形態による、図３のマルチビット記憶素子の図。
【図５】本発明のさらに他の実施形態による、図３のマルチビット記憶素子の図。
【図６】本発明の実施形態による、ビット記憶セルの回路図。
【図７】本発明の実施形態による、マルチビット記憶素子を有する光学表示素子を用いるための方法のフローチャート。
【図８Ａ】本発明の実施形態による色光学表示素子の図。
【図８Ｂ】本発明の実施形態による色光学表示素子の図。
【図９】本発明の実施形態による表示デバイスの図。
【図１０】本発明の実施形態による図９の表示デバイスを少なくとも部分的に製造するための方法のフローチャート。
【発明を実施するための形態】
【０００９】
本発明の例示的な実施形態の以下の詳細な説明において、その一部を構成する添付の図
面を参照し、本発明が実施され得る特定の例示的な実施形態を例示によって示す。これら
の実施形態は、当業者が本発明を実施することができるように十分に詳細に記載されてい
る。他の実施形態を用いてもよく、論理的、機械的およびその他の変更は、本発明の趣旨
または範囲から逸脱せずになされ得る。従って、以下の詳細な説明は、限定を意味するも
のではなく、本発明の範囲は、添付の特許請求の範囲によってのみ限定される。
【００１０】
［概略］
図１Ａおよび図１Ｂは、異なるアプローチ１００および１５０を示す。これらのアプロ
ーチはそれぞれ、画素の色強度値のビットを表示期間１０２の間バイナリ光学表示素子に
ロードすることにより、画素を表示するためのものであり、本発明の実施形態にしたがっ
ている。表示期間１０２は、好ましくは１／リフレッシュレートとして定義される。ここ
でリフレッシュレートは、バイナリ光学表示素子を含む投影システムがバイナリ光学表示
素子をリフレッシュするリフレッシュレートである。表示期間１０２は、さらに多数の区
間に分割される。ここで各区間は、好ましくは、表示期間／（２色深度を表すビット数−
１）以下である。色深度を表すビット数は、画素が有し得る異なる階調の数を特定し、そ
の色強度値は、ゼロから２色深度を表すビット数−１の範囲であることができる。
【００１１】
光学表示素子はバイナリであるので、任意の時点に１ビットを光学表示素子にロードす
ることができる。従って、階調を有する画素の描写を行う場合、画素の色強度値の各ビッ
トは、画素の色強度値の他のビットに対するそのビットの重要度に基づいて、１回または
複数回バイナリ光学表示素子にロードされる。画素の色強度値のビットが特定され、最上
位ビットから最下位へとｉ＝ｎ−１，ｉ＝ｎ−２，ｉ＝ｎ−３，．．．，ｉ＝０として順
序付けられる１つの実施形態では、各ビットは、表示期間１０２中、バイナリ光学表示素
子に２ｉ回ロードされる。特に、１つの実施形態では、各ビットは、表示期間１０２の２
ｉ区間において、バイナリ光学表示素子にロードされる。
【００１２】
バイナリ光学表示素子を用いて階調を得るためのこのようなアプローチを、バイナリ重
み付けパルス幅変調と呼ぶ。図１Ａは、ビット０から７を有する例としての８ビット画素
についての、このような変調の標準的なバイナリ重み付けビット表示分配アプローチ１０
０を具体的に示している。アプローチ１００は、ビット０から７がバイナリ光学表示素子
にロードされる順序を示している。ロードは、表示期間１０２中に、重み付けられて行わ
れる。すなわち、表示期間１０２中において、与えられるビットに対するラインが長くな
るほど、ビットはより多くの回数、バイナリ光学表示素子にロードされる。表示期間１０
２中、ビット０から７は、バイナリ光学表示素子にそれぞれ、２０、２１、２２、２３、
２４、２５、２６、および２７回ロードされる。
【００１３】
具体的には図１Ａにおいて、表示期間１０２により、２５５の区間をそれぞれ、１６の
連続したこのような区間を含む１５のサブ期間と、１５の連続したこのような区間を含む
１つのサブ期間とに分割することができる。１５の連続した区間を有するサブ期間である
サブ期間１０４では、ビット０は、合計１回、１番目の区間にロードされ、ビット１は、
合計２回、２番目および３番目の区間にロードされ、ビット２は、合計４回、４番目から
７番目の区間にロードされ、ビット３は、合計８回、８番目から１５番目の区間にロード
される。サブ期間１０６では、ビット４は、１６の連続した区間にロードされる。２つの
サブ期間１０８では、ビット５は、３２の連続した区間にロードされるのに対して、４つ
のサブ期間１１０では、ビット６は、６４の連続した区間にロードされる。最後に、８番
目のサブ期間１１２では、ビット７は、１２８の連続した区間にロードされる。
【００１４】
比較として、図１Ｂは、例えば、同様にビット０から７を有する８ビット画素について
の、バイナリ重み付けパルス幅変調のビット分割バイナリ重み付けビット表示分配アプロ
ーチ１５０を具体的に示している。表示期間１０２に２５５区間ある場合、さらに上位の
ビット４から７のそれぞれは、１６の連続した区間をそれぞれ含む様々なサブ期間におい
て、図１Ｂに示される順序で、バイナリ光学表示素子にロードされる。ビット４は、この
ような１つのサブ期間１５２Ｅにロードされ、ビット５は、２つの連続していないこのよ
うなサブ期間１５２Ａおよび１５２Ｌにロードされ、ビット６は、４つの連続していない
このようなサブ期間１５２Ｃ、１５２Ｇ、１５２Ｊ、および１５２Ｎにロードされ、ビッ
ト７は、８つの連続していないこのようなサブ期間１５２Ｂ、１５２Ｄ、１５２Ｆ、１５
２Ｈ、１５２Ｉ、１５２Ｋ、１５２Ｍ，および１５２Ｏにロードされる。下位のビット０
から３のそれぞれは、１５の連続した区間のサブ期間１５４においてバイナリ光学表示素
子にロードされ、その際、ビット０は１回ロードされ、ビット１は２回ロードされ、ビッ
ト２は４回ロードされ、ビット３は８回ロードされる。
【００１５】
図１Ｂのアプローチ１５０は、バイナリ重み付けパルス幅変調についてのビット分割ア
プローチである。なぜなら、画素の色強度値のビットのそれぞれは必ずしも、連続した区
間で、表示期間１０２内にビットがバイナリ光学表示デバイスにロードされる区間の総数
について、ロードされるわけではないからである。このように、図１Ｂのアプローチ１５
０は、図１Ａのアプローチ１００とは異なる。図１Ａのアプローチでは対照的に、連続し
た区間で、表示期間１０２内に各ビットがバイナリ光学表示デバイスにロードされる区間
の総数についてロードされるからである。ビット分割アプローチ１５０は、連続した表示
期間にわたって異なる画素間で切り替えられるときに、バイナリ光学表示デバイスによっ
て表示される可視アーチファクトを、低減するために用いられ得る。
【００１６】
８ビットの色の深みについて記載したが、バイナリ光学表示素子を用いる投影システム
は、各表示期間の２５５区間のそれぞれに対して、ビットを各バイナリ光学表示素子にロ
ードしなければならない。６０ヘルツのリフレッシュレートを得るということは、１×１
０６／（６０×２５５）≒６５μｓ毎に、投影システムがビットを各バイナリ光学表示素
子にロードすることを意味する。８５ヘルツのリフレッシュレートを得るために、投影シ
ステムは、１×１０６／（８５×２５５）≒４６μｓ毎に、ビットを各バイナリ光学表示
素子にロードする。このことは負担になり得る。ＳＶＧＡ（800×600）、ＸＧＡ（1024×
768）、および480,000から750,000以上の画素を有するより高い解像度に対して、ならび
に、各画素が１つより多くの対応するバイナリ光学表示素子を有する場合に、特に負担で
ある。
【００１７】
［マルチビット記憶素子を有する光学表示素子］
図２は、本発明の実施形態による光学表示素子２００を示す。光学表示素子２００では
、投影システムは、すべての表示期間の区間毎に、ビットをバイナリ光学表示素子２０２
にロードする必要がない。光学表示素子２００は、バイナリ光学表示素子２０２およびマ
ルチビット記憶素子２０４を有する。光学表示素子２００は、集積回路（ＩＣ）であって
もよいし、または他のタイプの電子および／または電気機械デバイスであってもよい。
【００１８】
バイナリ光学表示素子２０２は、デジタルマイクロミラーデバイス（ＤＭＤ）、または
他のタイプのバイナリ光学表示素子などのマイクロ電気機械（ＭＥＭ）デバイスであり得
る。バイナリ光学表示素子２０２は、オン／オフできる点でバイナリである。すなわち、
バイナリ光学表示素子２０２は、光を反射または伝達することができるか、または反射も
伝達もすることができない。バイナリ光学表示素子２０２それ自体は本来、長さが１ビッ
トの色強度値を有する画素を表示することができない。素子２０２は、色強度値の各ビッ
トを表示期間を分割する区間の少なくとも１つについて表示することによって、長さが１
ビットより大きい色強度値を有する画素を表示するが、上記のように、画素の色強度値の
他のビットに対するビットの重要度に基づいている。
【００１９】
マルチビット記憶素子２０４は、バイナリ光学表示素子２０２によって表示される画素
の色強度値のビットの数に対応する、複数のビット記憶セル２０６Ａ，２０６Ｂ,．．．
，２０６Ｍを有する。色強度値は、Ｎビットを有し、この値を有する画素は、Ｎビットの
色の深みを有し、異なる階調に対応する２Ｎの異なる色強度値の任意の１つを有すること
ができる。ゼロの色強度値は、最小の階調に対応するのに対して、２N−１の色強度値は
、最大の階調に対応する。記憶セル２０６Ａ，２０６Ｂ，．．．，２０６Ｍは、総称して
、セル２０６と呼ぶ。セル２０６Ａは、画素の色強度値の最下位ビット０に対応し、セル
２０６Ｂは、この値の最下位から２番目のビット１に対応し、セル２０６Ｍは、画素の色
強度値の最上位ビットＮ−１に対応する。
【００２０】
マルチビット記憶素子２０４は、バイナリ光学表示素子２０２に接続される。その結果
ビット記憶セル２０６によって記憶されたビットのいずれか１つは、ライン２０８によっ
て示されているように、バイナリ光学表示素子２０２にロードすることができる。従って
、光学表示素子２００が一部を構成する投影システムは、すべての表示期間の各区間中に
、ビットをバイナリ光学表示素子２０２にロードする必要はない。一方で投影システムは
、画素の色強度値のすべてのＮビットを、マルチビット記憶素子２０４のビット記憶セル
２０６に、所定の表示期間中にロードする。次に、これらのビットの適当な１つが、マル
チビット記憶素子から、表示期間の各区間中に、バイナリ光学表示素子２０２にロードさ
れる。
【００２１】
この結果、１／{リフレッシュレート×（２N−１）}秒の区間毎に、１ビットの画像デ
ータで、バイナリ光学表示素子２０２をリフレッシュする必要はなく、投影システムは、
リフレッシュレート分の１秒の表示期間毎に、Ｎビットの画像データで、マルチビット記
憶素子２０４をリフレッシュするだけでよい。これにより、投影システムのローディング
負担は２Ｎ倍低減され、従って投影システムがバイナリ光学表示素子２０２をリフレッシ
ュしなければならない負担が軽減される。すなわち投影システムは、Ｎビットの画像デー
タのそれぞれを、所定の表示期間中に１回だけマルチビット記憶素子２０４にロードする
のであって、Ｎビットの画像データを、合計２Ｎ−１回、バイナリ光学表示素子にロード
するのではない。このように、投影システムは、より高いリフレッシュレートおよび／ま
たはより高い表示解像度を得ることができる。
【００２２】
図３は、本発明の実施形態による、マルチビット記憶素子２０４をさらに詳細に示す。
ビット記憶セル２０６は、ライン３０２Ａ，３０２Ｂ，．．．３０２Ｍで示されているよ
うに、円形に相互接続されている。すなわち、第１のビット記憶セル２０６Ａは、ライン
３０２Ａなどによって示されているように、そのビットを出力して第２のビット記憶セル
２０６Ｂにロードすることができる。最後のビット記憶セル２０６Ｍは、ライン３０２Ｍ
で示されているように、そのビットを出力して第１のビット記憶セル２０６Ａにロードす
ることができる。最後のビット記憶セル２０６Ｍはまた、ライン２０８によって示されて
いるように、そのビットを出力してバイナリ光学表示素子にロードすることができる。さ
らに、第１のビット記憶セル２０６Ａは、ライン３０４で示されているように、画素の色
強度値の新たなビットをロードすることができる。
【００２３】
ビット記憶セル２０６は、本発明の１つの実施形態では、画像データの画素の色強度値
のビットで以下のようにロードすることができる。色強度値の第１の最上位ビットは、デ
ータライン３０４にアサートされ、ビット記憶セル２０６Ａにロードされる。色強度値の
第２の次に上位のビットは、データライン３０４にアサートされ、ビット記憶セル２０６
Ａにロードされ、ビット記憶セル２０６Ａにすでに記憶されている第１のビットは、ライ
ン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードされる。
【００２４】
このプロセスは、色強度値の残りのＮビットのそれぞれに対して繰り返される。毎回、
最後のビット記憶セル２０６Ｍ以外のビット記憶セル２０６のそれぞれに記憶されている
ビットは、出力され、次の連続するビット記憶セル２０６にロードされる。それにより、
ビット記憶セル２０６Ａに記憶されているビットは、ビット記憶セル２０６Ｂに移動され
る（以下同様）。新たなビットは、データライン３０４にアサートされ、ビット記憶セル
２０６Ａにロードされる。このプロセスをＮ回繰り返した後、ビット記憶セル２０６Ａ，
２０６Ｂ，．．．，２０６Ｍは、画素の色強度値のビット０，１，．．．，Ｎ−１を記憶
する。
【００２５】
ビット記憶セル２０６に記憶されているＮビットは、表示期間の各区間中に必要に応じ
て、ビット記憶セル２０６間で回転される。その結果、適切なビットは、ビット記憶セル
２０６Ｍによって記憶され、ライン２０８に出力され、バイナリ光学表示素子２０２にロ
ードされる。例えば、ビット記憶セル２０６Ｂに記憶されるビットが表示期間の所定の区
間中にバイナリ光学表示素子２０２にロードされる場合、ビット記憶セル２０６に記憶さ
れているビットは、Ｎ−２回、回転され、ビット記憶セル２０６Ｍは、最終的には、ビッ
ト記憶セル２０６Ｂに最初に記憶されたビットを記憶する。各回転において、ビット記憶
セル２０６Ｍ以外のビット記憶セル２０６のそれぞれによって記憶されているビットは、
次の連続するビット記憶セル２０６に移動される。ビット記憶セル２０６Ｍに記憶されて
いるビットは、第１のビット記憶セル２０６Ａに移動され、ビットは回転において失われ
ない。
【００２６】
図４は、本発明の他の実施形態によるマルチビット記憶素子２０４をさらに詳細に示す
。マルチビット記憶素子２０４は、選択ライン４０６Ａおよび４０６Ｂをアサートするこ
とによってそれぞれ選択される入力ライン４０４Ａおよび４０４Ｂを有する制御セル４０
２を有する。入力ライン４０４Ａおよび４０４Ｂは、ライン３０２Ｍおよびデータライン
３０４にそれぞれ接続される一方で、選択ライン４０６Ａおよび４０６Ｂは、回転ライン
４１２およびロードライン４１０にそれぞれ接続される。ロードライン４１０をアサート
することにより、データライン３０４にアサートされたビットは、ライン４０８に出力さ
れ、ビット記憶セル２０６Ａにロードされる。回転ライン４１２をアサートすることによ
り、ビット記憶セル２０６Ｍによってライン３０２Ｍに出力されるビットは、ライン４０
８に出力され、ビット記憶セル２０６Ａにロードされる。
【００２７】
ビット記憶セル２０６には、以下のように、画像データの画素の色強度値のビットがロ
ードされる。色強度値の第１の最上位ビットは、データライン３０４にアサートされ、ロ
ードライン４１０はアサートされてビットをライン４０８に出力し、ビット記憶セル２０
６Ａにロードする。次に、色強度値の第２の次に上位のビットは、データライン３０４に
アサートされ、ロードライン４１０はアサートされてビットをビット記憶セル２０６にロ
ードし、ビット記憶セル２０６Ａに予め記憶されていた第１のビットは、ライン３０２Ａ
に出力され、ビット記憶セル２０６Ｂにロードされる。このプロセスは、色強度値の残り
のＮビットのそれぞれに対して繰り返され、上記のように、ビット記憶セル２０６Ａ，２
０６Ｂ，..．，２０６Ｍは、最終的には、画素の色強度値のビットのビット０，１，．．
．，Ｎ−１を記憶する。このように、色強度値のビットは、ビット記憶セル２０６に連続
してロードされる。
【００２８】
ビット記憶セル２０６に記憶されているＮビットは、表示期間の各区間中に必要に応じ
て、ビット記憶セル２０６間で回転され、適切なビットは、ビット記憶セル２０６の中で
バイナリ光学表示素子２０２に最も近接したビット記憶セル２０６Ｍに記憶される。この
ように、ビットの１つは、ライン２０８に適切かつ選択的に出力され、バイナリ光学表示
素子２０２に適切かつ選択的にロードされる。このプロセスは、以下のように起こる。各
回転に対して、回転ライン４１２はアサートされる。これにより、ライン３０２Ｍに出力
されるビット記憶セル２０６Ｍに記憶されているビットは、ライン４０８に出力され、ビ
ット記憶セル２０６Ａにロードされる。ビット記憶セル２０６Ａによって予め記憶されて
いるビットは、同時に、ライン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードさ
れる。ビット記憶セル２０６に記憶されているビットのうちのどのビットが、バイナリ光
学表示素子２０２にロードされることが所望されるかに従って、回転ライン４１２は、ゼ
ロからＮ回アサートされる。
【００２９】
図５は、本発明のさらに他の実施形態によるマルチビット記憶素子２０４をさらに詳細
に示す。マルチビット記憶素子２０４は、ビット記憶セル２０６Ｍの出力を制御セル４０
２の入力ライン４０４Ａに接続するライン３０２Ｍに接続された入力ライン５０４を有す
るミラー記憶セル５０２を有する。また、２つのクロック信号５０６Ａおよび５０６Ｂが
存在し、これらを総称してクロック信号５０６と呼ぶ。クロック信号５０６は、ダブらな
いため、クロック信号５０６の一方は、他方のクロック信号５０６がローのときハイにな
り、他方のクロック信号５０６がハイのときローになる。クロック信号５０６は、ミラー
記憶セル５０２だけでなく、ビット記憶セル２０６のそれぞれに接続され、ビット記憶セ
ル２０６およびミラー記憶セル５０２を同期させる。ミラー記憶セル５０２は、ビット記
憶セル２０６が、新しい強度値のビットをロードされているとき、またはビット記憶セル
２０６に記憶されているビットが回転され、ビット記憶セル２０６内の最終出力先に到達
していないとき、可視アーチファクトがバイナリ光学表示素子２０２によって表示されな
いようにする。ミラー記憶セル５０２は、最後のビット記憶セル２０６Ｍによって記憶さ
れている同じビットを記憶する。
【００３０】
１つの実施形態におけるクロック信号５０６は、それぞれが、所定のクロック期間の異
なる半期間においてハイになるようにタイミングをとられる。クロック期間は、表示期間
の区間に対応していてもしていなくてもよい。例えば、クロック信号５０６Ａは、各クロ
ック期間の前半においてハイになり、クロック信号５０６Ｂは、各クロック期間の後半に
おいてハイになってもよい。ロードライン４１０は、このようなＮ区間に対してアサート
され、画素の色強度値のＮビットをビット記憶セル２０６にロードし、データライン３０
４は、各クロック期間中、Ｎビットの１つでアサートされる。回転ライン４１２は、クロ
ック期間の数に対してアサートされる。このクロック期間は、光学表示素子２０２にロー
ドされることが所望されるビットが最後のビット記憶セル２０６Ｍからどのくらい離れて
いるかに対応している。
【００３１】
１つの実施形態では、ビット記憶セル２０６によってライン３０２に出力されるビット
は、クロック信号５０６Ａの立下りエッジにおいて有効になる。そしてクロック信号５０
６Ｂの立上りエッジによって、第１のビット記憶セル２０６Ａを除くビット記憶セル２０
６のそれぞれは、ビット記憶セル２０６の前に隣接していたセルに記憶されていたビット
をロードする。例えば、ビット記憶セル２０６Ｂは、クロック信号５０６Ｂの立上りエッ
ジにおいて、ビット記憶セル２０６Ａに記憶されているビットをロードする。ビット記憶
セル２０６Ａは、ライン４０８に出力されているビットをロードする。このビットは、回
転ライン４１２がアサートされている場合には、ビット記憶セル２０６Ｍによってライン
３０２Ｍに出力されるビットであり、ロードライン４１０がアサートされている場合には
、データライン３０４にアサートされているビットである。ミラー記憶セル５０２は、ク
ロック信号５０６Ａの立上りエッジにおいて、入力ライン５０４に入力されるビットをロ
ードし、クロック信号５０６Ｂの立上りエッジにおいて、ビットをライン２０８に出力し
て、バイナリ光学表示素子２０２にロードする。
【００３２】
図６は、ビット記憶セル２０６のそれぞれを実施することが可能な、本発明の実施形態
によるビット記憶セル６００を示す。ビット記憶セル６００は、ｎチャネル金属酸化物半
導体（ＮＭＯＳ）論理を用いて実施される。入力６０２は、ビット記憶セル６００に対し
て入力され、出力６０４は、ビット記憶セル６００に対して出力される。６つのＮＭＯＳ
トランジスタ６０８、６１０、６１１、６１４、６１６、および６１８がある。ＮＭＯＳ
トランジスタ６０８および６１１は、電源６０６からグランド６１２までエンドツーエン
ドで接続されている。同様に、ＮＭＯＳトランジスタ６１４および６１８は、電源６０６
からグランド６１２までエンドツーエンドで接続されている。クロック信号５０６Ａは、
トランジスタ６０８および６１０を制御するのに対して、入力６０２は、トランジスタ６
１１を制御する。クロック信号５０６Ｂは、トランジスタ６１４および６１６を制御する
のに対して、トランジスタ６１０の出力６１９は、トランジスタ６１８を制御する。ダイ
ナミックＮＭＯＳ実施態様以外に、他の実施態様を本発明の他の実施形態において用いて
もよいことに留意されたい。
【００３３】
クロック信号５０６Ａおよび５０６Ｂは、好ましくは、同時にローになったりまたはハ
イになったりしない。クロック信号５０６Ａがハイであり、クロック信号５０６Ｂがロー
のとき、トランジスタ６０８および６１０はオンになる。入力６０２がハイになると、ト
ランジスタ６１１もオンになり、トランジスタ６１０への入力６１７はローにプルダウン
される。トランジスタ６１０がオンになると、その出力６１９もまたローにプルダウンさ
れる。あるいは、入力６０２がローの場合、トランジスタ６１１はオフになり、トランジ
スタ６０８は、トランジスタ６１０への入力６１７をハイにプルアップすることができる
。トランジスタ６１０がオンになると、その出力６１９もまたハイにプルアップされる。
クロック信号５０６Ｂがハイになり、クロック信号５０６Ａがローになると、トランジス
タ６１４および６１６はオンになる。トランジスタ６１０の出力６１９がハイになると、
トランジスタ６１８もオンになり、トランジスタ６１６への入力６２１はローにプルダウ
ンされる。トランジスタ６１６がオンになると、その出力６０４もまたローにプルダウン
される。あるいは、トランジスタ６１０の出力６１９がローになると、トランジスタ６１
８はオフになり、トランジスタ６１４はトランジスタ６１６への入力６２１をハイにプル
アップする。トランジスタ６１６がオンになると、その出力６０４もまたハイにプルアッ
プされる。このように、クロック信号５０６Ａがハイになる場合、入力６０２は、ビット
記憶セル６００にロードされる。クロック信号５０６Ｂがハイになると、出力６０４は、
ビット記憶セル６００に記憶されているビットを出力する。
【００３４】
図７は、本発明の実施形態による、マルチビット記憶素子２０４を用いるための方法７
００を示す。まず、バイナリ光学表示素子２０２によって表示される画素の色強度値のＮ
ビットは、マルチビット記憶素子２０４のビット記憶セル２０６に連続してロードされる
（７０２）。これは、データライン３０４において各ビットをアサートし、ロードライン
４１０をアサートして、ビットを第１のビット記憶セル２０６Ａにロードすることによっ
て行われ得る。この場合、ビット記憶セル２０６Ｍ以外のビット記憶セル２０６の他のセ
ルにすでに記憶されているビットは、ビット記憶セル２０６の次のビットにシフトされる
。
【００３５】
次に、表示期間の区間毎に７０６および７０８を実施する。ビット記憶セル２０６に記
憶されているビットは回転され、選択されたビットは最後のビット記憶セル２０６Ｍに記
憶され（７０６）る。次に、ビットは、バイナリ光学表示素子２０２にロードされる（７
０８）。回転は、ビット記憶セル２０６内のビットの各所望の回転に対して回転ライン４
１２をアサートすることによって行うことができる。選択されたビットは、図１Ａのアプ
ローチ１００、図１Ｂのビット分割アプローチ１５０等の、バイナリ重み付けパルス幅変
調アプローチに従って表示されるビットである。実施された回転数は、選択されたビット
がビット記憶セル２０６の現在のビット記憶セルから最後のビット記憶セル２０６Ｍまで
移動するために必要な回転の数である。
【００３６】
［色光学表示素子および表示デバイス］
記載した光学表示素子２００は、所定の時間に、入射する光を、光の色を変更せずに変
調できるという点で単色性である。すなわち、光学表示素子２００は、入射する光の色を
それ自体で変更することができない。図８Ａおよび図８Ｂは、異なる色を表示することが
できる色光学表示素子８００を示す。しかし、これらは、本発明の異なる実施形態に従う
ものである。図８Ａにおける色光学表示素子８００は、光学表示素子２００の一例を用い
ているのに対して、図８Ｂにおける色光学表示素子８００は、用いられる所定の色空間の
色成分の数に等しい光学表示素子２００の多数の例を用いている。
【００３７】
図８Ａにおいて、光学表示素子２００は、上記のように、バイナリ光学表示素子２０２
およびマルチビット記憶素子２０４を備える。様々な色の光８０２は、光学表示素子２０
０に入射する。様々な色は、用いられる所定の色空間の色成分に対応する。例えば、デー
タの各画素が、赤色、緑色および青色（ＲＧＢ）空間の赤色、緑色および青色成分に対応
する色成分である赤、緑および青に分割できる場合、光８０２は、所定期間にわたって、
赤色光８０２Ｒ、緑色光８０２Ｇ、および青色光８０２Ｂに分割され得る。この分割は、
カラーホイールまたは他のアプローチを用いることにより行われる。例えば、白色光成分
などの他の光成分もまた、光８０２に含まれ得る。
【００３８】
赤色光８０２Ｒが光学表示素子２００に入射すると、表示される画素の赤色成分に対す
る強度値のビットは、マルチビット記憶素子２０４にロードされる。次に、ビットは、上
記のように、バイナリ光学表示素子２０２にロードされる。この結果、変調赤色光８０２
Ｒ’は、画素が表示されるスポット８０４に入射する。同様に、緑色光８０２Ｇが光学表
示素子２００に入射すると、画素の緑色成分に対する強度値のビットは、上記のように、
マルチビット記憶素子２０４にロードされ、バイナリ光学表示素子２０２にロードされる
。これにより、変調緑色光８０２Ｇ’は、スポット８０４に入射する。青色光８０２Ｂが
光学表示素子２００に入射すると、画素の青色成分に対する強度値のビットは、マルチビ
ット記憶素子２０４にロードされ、上記のように、バイナリ光学表示素子２０２にロード
され、その結果、変調青色光８０２Ｂ’はスポット８０４に入射する。人間の目には、正
味の効果としては、スポット８０４に画素が表示される。
【００３９】
図８Ｂにおいて、色光学表示素子８００は、用いられる所定の色空間の色成分のそれぞ
れに対して光学表示素子２００を有する。例えば、ＲＧＢ色空間に対して、赤色の光学表
示素子２００Ｒ、緑色の光学表示素子２００Ｇ、および青色の光学表示素子２００Ｂがあ
る。素子２００Ｒ、２００Ｇ、および２００Ｂは、それぞれ、バイナリ光学表示素子２０
２Ｒ、２０２Ｇおよび２０２Ｂ、ならびにマルチビット記憶素子２０４Ｒ、２０４Ｇおよ
び２０４Ｂを有する。赤色光８０２Ｒは、光学表示素子２００Ｒに入射し、緑色光８０２
Ｇは、光学表示素子２００Ｇに入射し、青色光８０２Ｂは、光学表示素子２００Ｂに入射
する。
【００４０】
表示される画素の赤色成分に対する強度値のビットは、マルチビット記憶素子２０４Ｒ
にロードされる。同様に、画素の緑色成分に対する強度値のビットは、マルチビット記憶
素子２０４Ｇにロードされ、青色成分に対する強度値のビットは、マルチビット記憶素子
２０４Ｂにロードされる。次に、これらのビットは、バイナリ光学表示素子２０２および
マルチビット記憶素子２０４に関連して記載したように、バイナリ光学表示素子２０２Ｒ
、２０２Ｇ、および２０２Ｂにそれぞれロードされる。この結果、変調赤色光８０２Ｒ’
、変調緑色光８０２Ｇ’、および変調青色光８０２Ｂ’は、画素が表示されるスポット８
０４に入射し、スポット８０４上で画素を効果的に表示する。
【００４１】
図９は、本発明の実施形態による、表示デバイス９００の簡単な例を示す。表示デバイ
ス９００は、光８０２が入射する複数の色光学表示素子８００Ａ，８００Ｂ，．．．，８
００Ｌを備え、それぞれ、図８Ａまたは図８Ｂの色光学表示素子８００の例である。表示
デバイス９００はまた、画像データ９０６を画像源から受け取るコントローラ９０４を有
する。表示デバイス９００は、変調光８０２が表示されるスクリーン部分９０２Ａ，９０
２Ｂ，．．．，９０２Ｎを有するスクリーン９０２を備えるか、またはスクリーン９０２
は、表示デバイス９００の外部に設けられ得る。すなわち、表示デバイス９００は、前面
投影または後面投影システムである。当業者には言うまでもなく、表示デバイス９００は
また、図９に示されるもの以外の構成要素を含んでいてもよい。
【００４２】
光８０２は、図８Ａおよび図８Ｂを参照しながら記載したように、色光学表示素子８０
０Ａ，８００Ｂ，．．．，８００Ｌに入射する。例えば、異なる色の光は、同時に、素子
８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれの異なる部分に入射し得るか、または
異なる時間に、同じ色の光は素子８００Ａ，８００Ｂ，．．．，８００Ｌに入射し得る。
素子８００Ａ，８００Ｂ，．．．，８００Ｌの数値は、好ましくは、ＳＶＧＡ（800×600
）解像度、ＸＧＡ（1024×768）解像度、または他の解像度などの表示デバイス９００の
所望の解像度に対応する。光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌによって
変調される光８０２は、スクリーン９０２に向けられる。具体的には、光学表示素子８０
０Ａ，８００Ｂ，．．．，８００Ｌは、変調光８０２を出力し、対応するスクリーン部分
９０２Ａ，９０２Ｂ，．．．，９０２Ｌに表示する。
【００４３】
コントローラ９０４は、ハードウェア、ソフトウェア、またはハードウェアとソフトウ
ェアとの組み合わせであり得る。コントローラ９０４は、ビデオコンポーネント、コンピ
ュータ等の画像源から画像データ９０６を受け取る。コントローラ９０４は、表示デバイ
ス９００の解像度へのデータ９０６のスケーリング、表示デバイス９００の色空間へのデ
ータ９０６の変換等の、画像データ９０６の必要な処理を行う。コントローラ９０４はま
た、上記のように、これらの画素の色成分の色強度値のビットなどの、画像データ９０６
の画素の色強度値のビットを、色光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌに
適切にロードする。すなわち、コントローラは、各表示期間に対して１回だけ、素子８０
０Ａ，８００Ｂ，．．．，８００Ｌにビットをロードする。
【００４４】
画像データ９０６の画素は、コントローラ９０４によってスケーリングおよび／または
色空間変換され、表示デバイス９００の解像度に対応し、よって色光学表示素子８００Ａ
，８００Ｂ，．．．，８００Ｌに対応する。このように、各光学表示素子８００Ａ，８０
０Ｂ，．．．，８００Ｌは、画像データ９０６の画素の異なる１つを表示する機能を有す
る。各素子８００Ａ，８００Ｂ，．．．，８００Ｌは、一例として光学表示素子２００で
実施することができる。この場合の光学表示素子２００は、画素のすべての色成分を順番
に表示するか、または表示デバイス９００が単色性である画素の色成分のみを表示する。
あるいは、多数の光学表示素子２００で実施することができる。この場合の光学表示素子
２００は、各素子８００Ａ，８００Ｂ，．．．，８００Ｌは、画素の色成分をすべて同時
に表示する。
【００４５】
図１０は、本発明の実施形態による、表示デバイス９００を少なくとも部分的に構築す
るための方法１０００を示す。当業者には言うまでもなく、方法１００は、図１０に示さ
れる以外のステップおよび／または作用を含み得る。まず、表示デバイス９００の解像度
に対応する複数の光学表示素子８００Ａ，８００Ｂ，．．．,８００ｌが提供される（１
００２）。これには、バイナリ光学表示素子２０２の例と等しいかまたはそれ以上の素子
を提供すること（１００４）、およびバイナリ光学表示素子２０２の例と等しい数のマル
チビット記憶素子２０４の例を提供すること（１００６）が挙げられる。マルチビット記
憶素子２０４の例の提供には、ビット記憶セル２０６、コントロールセル４０２、および
／またはミラー記憶セル５０２の対応する例を提供することが挙げられ得る。コントロー
ラ９０４もまた提供される（１００８）。
【００４６】
表示デバイス９００が単色性である場合、光学表示素子８００Ａ，８００Ｂ，．．．，
８００Ｌのそれぞれに対して、バイナリ光学表示素子２０２、およびマルチビット記憶素
子２０４で実施することができる。表示デバイス９００がカラーである場合、図８Ａの実
施形態の色光学表示素子８００に対応する光学表示素子８００Ａ，８００Ｂ，．．．，８
００Ｌのそれぞれに対して、バイナリ光学表示素子２０２、およびマルチビット記憶素子
２０４で実施することができる。あるいは、表示デバイス９００がカラーである場合、図
８Ｂの実施形態の色光学表示素子８００に対応する、表示デバイス９００の色空間のすべ
ての色成分に対する、光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれに
おいて、バイナリ光学表示素子２０２、およびマルチビット記憶素子２０４で実施するこ
とができる。
【００４７】
［最後に］
本明細書では、具体的な実施形態について例示および記載したが、当業者には言うまで
もなく、同じ目的を達成することが意図された構成を、示される具体的な実施形態の代わ
りに用いてもよい。この応用は、本発明の適応または変形を網羅するものとする。従って
、本発明は、明らかに、その特許請求の範囲およびその等価物によってのみ限定されるも
のであることが意図される。
【技術分野】
【０００１】
プロジェクタは、一般に、光源、光学系、電子回路部、およびディスプレイを統合した
、コンピュータまたはビデオデバイスからの画像を前面投影または後面投影するためのデ
バイスである。
【背景技術】
【０００２】
通常のプロジェクタは、光を空間的に変調するための空間光変調器（ＳＬＭ）を備えて
いるので、画像は、スクリーンに投影されて見ることができる。光はＳＬＭに送られ、Ｓ
ＬＭは所望の画素がスクリーンに投影されるように光を処理する。ＳＬＭは、実際に反射
性であってよい。
【０００３】
光はＳＬＭから反射され、ＳＬＭは、スクリーンに投影される画像に従って光を変化さ
せる。このタイプのＳＬＭの最も代表的な例としては、デジタルマイクロミラーデバイス
（ＤＭＤ）が挙げられ、これは、一種のマイクロ電気機械（ＭＥＭ）デバイスである。Ｄ
ＭＤを用いるプロジェクタは、明るい画像を投影する。なぜなら、光が反射性のＳＬＭを
通過する必要がないからである。
【０００４】
一般に、プロジェクタは、リフレッシュレートに基づいてまたは１／リフレッシュレー
トの表示期間毎に、新しいデータで画素をリフレッシュする。一方ＤＭＤはバイナリ光学
表示素子であり、つまり光を反射するかまたは光を反射しないかのいずれかである。従っ
てＤＭＤは、１ビットよりも大きな色の深みを有する画素を受け入れない。色の深みが１
ビットより大きい強度値を有する画素をＤＭＤが投影するために、表示期間は通常、多数
の区間に分割される。ここで各区間は、通常、表示期間／（２色深度を表すビット数−１
）以下である。各区間では、ＤＭＤには、画素の強度値のビットのうちの１つがロードさ
れるので、ＤＭＤは、このビットに従って、光を反射したり、反射させなかったりする。
各ビットは、画素の強度値の他のビットに対する重要度に基づいて、複数回ＤＭＤにロー
ドされる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従って、プロジェクタは通常、全表示期間のＤＭＤの全区間のそれぞれをリフレッシュ
する。これらの区間のそれぞれは通常、１／［リフレッシュレート×（２色深度を表すビ
ット数−１）］よりも大きくならないように指定される。８ビットの色の深みおよび６０
ヘルツ（Ｈｚ）のリフレッシュレートを有するプロジェクタにとって、このことは、プロ
ジェクタが、約６５マイクロ秒(μｓ)より短い区間で、各ＤＭＤをリフレッシュすること
を意味する。しかし、このようにプロジェクタ内のＤＭＤをすべて制御することは困難で
あり得る。解像度が大きく、リフレッシュレートが高いプロジェクタでは特に困難である
。
【課題を解決するための手段】
【０００６】
本発明の１つの実施形態の光学表示素子は、バイナリ光学表示素子によって表示される
複数ビットの色強度値を表示期間中記憶するための、バイナリ光学表示素子およびマルチ
ビット記憶素子を備える。各ビットは、マルチビット記憶素子からバイナリ光学表示素子
に、表示期間中１回または複数回ロードされ、色強度値を得る。
【０００７】
本明細書で参照する図面は、明細書の一部を構成する。図面に示される特徴は、特に記
載がなく、また、矛盾するような暗示がない限り、本発明のほんのいくつかの実施形態を
例示しており、本発明のすべての実施形態を例示するものではない。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の実施形態を実施することができる、画素の色強度値のビットを表示期間内にバイナリ光学表示素子にロードして画素を表示するためのアプローチを示す図。
【図１Ｂ】本発明の実施形態を実施することができる、画素の色強度値のビットを表示期間内にバイナリ光学表示素子にロードして画素を表示するためのアプローチを示す図。
【図２】本発明の実施形態による光学表示素子の図。
【図３】本発明の実施形態による、図２の光学表示素子のマルチビット記憶素子の図。
【図４】本発明の他の実施形態による、図３のマルチビット記憶素子の図。
【図５】本発明のさらに他の実施形態による、図３のマルチビット記憶素子の図。
【図６】本発明の実施形態による、ビット記憶セルの回路図。
【図７】本発明の実施形態による、マルチビット記憶素子を有する光学表示素子を用いるための方法のフローチャート。
【図８Ａ】本発明の実施形態による色光学表示素子の図。
【図８Ｂ】本発明の実施形態による色光学表示素子の図。
【図９】本発明の実施形態による表示デバイスの図。
【図１０】本発明の実施形態による図９の表示デバイスを少なくとも部分的に製造するための方法のフローチャート。
【発明を実施するための形態】
【０００９】
本発明の例示的な実施形態の以下の詳細な説明において、その一部を構成する添付の図
面を参照し、本発明が実施され得る特定の例示的な実施形態を例示によって示す。これら
の実施形態は、当業者が本発明を実施することができるように十分に詳細に記載されてい
る。他の実施形態を用いてもよく、論理的、機械的およびその他の変更は、本発明の趣旨
または範囲から逸脱せずになされ得る。従って、以下の詳細な説明は、限定を意味するも
のではなく、本発明の範囲は、添付の特許請求の範囲によってのみ限定される。
【００１０】
［概略］
図１Ａおよび図１Ｂは、異なるアプローチ１００および１５０を示す。これらのアプロ
ーチはそれぞれ、画素の色強度値のビットを表示期間１０２の間バイナリ光学表示素子に
ロードすることにより、画素を表示するためのものであり、本発明の実施形態にしたがっ
ている。表示期間１０２は、好ましくは１／リフレッシュレートとして定義される。ここ
でリフレッシュレートは、バイナリ光学表示素子を含む投影システムがバイナリ光学表示
素子をリフレッシュするリフレッシュレートである。表示期間１０２は、さらに多数の区
間に分割される。ここで各区間は、好ましくは、表示期間／（２色深度を表すビット数−
１）以下である。色深度を表すビット数は、画素が有し得る異なる階調の数を特定し、そ
の色強度値は、ゼロから２色深度を表すビット数−１の範囲であることができる。
【００１１】
光学表示素子はバイナリであるので、任意の時点に１ビットを光学表示素子にロードす
ることができる。従って、階調を有する画素の描写を行う場合、画素の色強度値の各ビッ
トは、画素の色強度値の他のビットに対するそのビットの重要度に基づいて、１回または
複数回バイナリ光学表示素子にロードされる。画素の色強度値のビットが特定され、最上
位ビットから最下位へとｉ＝ｎ−１，ｉ＝ｎ−２，ｉ＝ｎ−３，．．．，ｉ＝０として順
序付けられる１つの実施形態では、各ビットは、表示期間１０２中、バイナリ光学表示素
子に２ｉ回ロードされる。特に、１つの実施形態では、各ビットは、表示期間１０２の２
ｉ区間において、バイナリ光学表示素子にロードされる。
【００１２】
バイナリ光学表示素子を用いて階調を得るためのこのようなアプローチを、バイナリ重
み付けパルス幅変調と呼ぶ。図１Ａは、ビット０から７を有する例としての８ビット画素
についての、このような変調の標準的なバイナリ重み付けビット表示分配アプローチ１０
０を具体的に示している。アプローチ１００は、ビット０から７がバイナリ光学表示素子
にロードされる順序を示している。ロードは、表示期間１０２中に、重み付けられて行わ
れる。すなわち、表示期間１０２中において、与えられるビットに対するラインが長くな
るほど、ビットはより多くの回数、バイナリ光学表示素子にロードされる。表示期間１０
２中、ビット０から７は、バイナリ光学表示素子にそれぞれ、２０、２１、２２、２３、
２４、２５、２６、および２７回ロードされる。
【００１３】
具体的には図１Ａにおいて、表示期間１０２により、２５５の区間をそれぞれ、１６の
連続したこのような区間を含む１５のサブ期間と、１５の連続したこのような区間を含む
１つのサブ期間とに分割することができる。１５の連続した区間を有するサブ期間である
サブ期間１０４では、ビット０は、合計１回、１番目の区間にロードされ、ビット１は、
合計２回、２番目および３番目の区間にロードされ、ビット２は、合計４回、４番目から
７番目の区間にロードされ、ビット３は、合計８回、８番目から１５番目の区間にロード
される。サブ期間１０６では、ビット４は、１６の連続した区間にロードされる。２つの
サブ期間１０８では、ビット５は、３２の連続した区間にロードされるのに対して、４つ
のサブ期間１１０では、ビット６は、６４の連続した区間にロードされる。最後に、８番
目のサブ期間１１２では、ビット７は、１２８の連続した区間にロードされる。
【００１４】
比較として、図１Ｂは、例えば、同様にビット０から７を有する８ビット画素について
の、バイナリ重み付けパルス幅変調のビット分割バイナリ重み付けビット表示分配アプロ
ーチ１５０を具体的に示している。表示期間１０２に２５５区間ある場合、さらに上位の
ビット４から７のそれぞれは、１６の連続した区間をそれぞれ含む様々なサブ期間におい
て、図１Ｂに示される順序で、バイナリ光学表示素子にロードされる。ビット４は、この
ような１つのサブ期間１５２Ｅにロードされ、ビット５は、２つの連続していないこのよ
うなサブ期間１５２Ａおよび１５２Ｌにロードされ、ビット６は、４つの連続していない
このようなサブ期間１５２Ｃ、１５２Ｇ、１５２Ｊ、および１５２Ｎにロードされ、ビッ
ト７は、８つの連続していないこのようなサブ期間１５２Ｂ、１５２Ｄ、１５２Ｆ、１５
２Ｈ、１５２Ｉ、１５２Ｋ、１５２Ｍ，および１５２Ｏにロードされる。下位のビット０
から３のそれぞれは、１５の連続した区間のサブ期間１５４においてバイナリ光学表示素
子にロードされ、その際、ビット０は１回ロードされ、ビット１は２回ロードされ、ビッ
ト２は４回ロードされ、ビット３は８回ロードされる。
【００１５】
図１Ｂのアプローチ１５０は、バイナリ重み付けパルス幅変調についてのビット分割ア
プローチである。なぜなら、画素の色強度値のビットのそれぞれは必ずしも、連続した区
間で、表示期間１０２内にビットがバイナリ光学表示デバイスにロードされる区間の総数
について、ロードされるわけではないからである。このように、図１Ｂのアプローチ１５
０は、図１Ａのアプローチ１００とは異なる。図１Ａのアプローチでは対照的に、連続し
た区間で、表示期間１０２内に各ビットがバイナリ光学表示デバイスにロードされる区間
の総数についてロードされるからである。ビット分割アプローチ１５０は、連続した表示
期間にわたって異なる画素間で切り替えられるときに、バイナリ光学表示デバイスによっ
て表示される可視アーチファクトを、低減するために用いられ得る。
【００１６】
８ビットの色の深みについて記載したが、バイナリ光学表示素子を用いる投影システム
は、各表示期間の２５５区間のそれぞれに対して、ビットを各バイナリ光学表示素子にロ
ードしなければならない。６０ヘルツのリフレッシュレートを得るということは、１×１
０６／（６０×２５５）≒６５μｓ毎に、投影システムがビットを各バイナリ光学表示素
子にロードすることを意味する。８５ヘルツのリフレッシュレートを得るために、投影シ
ステムは、１×１０６／（８５×２５５）≒４６μｓ毎に、ビットを各バイナリ光学表示
素子にロードする。このことは負担になり得る。ＳＶＧＡ（800×600）、ＸＧＡ（1024×
768）、および480,000から750,000以上の画素を有するより高い解像度に対して、ならび
に、各画素が１つより多くの対応するバイナリ光学表示素子を有する場合に、特に負担で
ある。
【００１７】
［マルチビット記憶素子を有する光学表示素子］
図２は、本発明の実施形態による光学表示素子２００を示す。光学表示素子２００では
、投影システムは、すべての表示期間の区間毎に、ビットをバイナリ光学表示素子２０２
にロードする必要がない。光学表示素子２００は、バイナリ光学表示素子２０２およびマ
ルチビット記憶素子２０４を有する。光学表示素子２００は、集積回路（ＩＣ）であって
もよいし、または他のタイプの電子および／または電気機械デバイスであってもよい。
【００１８】
バイナリ光学表示素子２０２は、デジタルマイクロミラーデバイス（ＤＭＤ）、または
他のタイプのバイナリ光学表示素子などのマイクロ電気機械（ＭＥＭ）デバイスであり得
る。バイナリ光学表示素子２０２は、オン／オフできる点でバイナリである。すなわち、
バイナリ光学表示素子２０２は、光を反射または伝達することができるか、または反射も
伝達もすることができない。バイナリ光学表示素子２０２それ自体は本来、長さが１ビッ
トの色強度値を有する画素を表示することができない。素子２０２は、色強度値の各ビッ
トを表示期間を分割する区間の少なくとも１つについて表示することによって、長さが１
ビットより大きい色強度値を有する画素を表示するが、上記のように、画素の色強度値の
他のビットに対するビットの重要度に基づいている。
【００１９】
マルチビット記憶素子２０４は、バイナリ光学表示素子２０２によって表示される画素
の色強度値のビットの数に対応する、複数のビット記憶セル２０６Ａ，２０６Ｂ,．．．
，２０６Ｍを有する。色強度値は、Ｎビットを有し、この値を有する画素は、Ｎビットの
色の深みを有し、異なる階調に対応する２Ｎの異なる色強度値の任意の１つを有すること
ができる。ゼロの色強度値は、最小の階調に対応するのに対して、２N−１の色強度値は
、最大の階調に対応する。記憶セル２０６Ａ，２０６Ｂ，．．．，２０６Ｍは、総称して
、セル２０６と呼ぶ。セル２０６Ａは、画素の色強度値の最下位ビット０に対応し、セル
２０６Ｂは、この値の最下位から２番目のビット１に対応し、セル２０６Ｍは、画素の色
強度値の最上位ビットＮ−１に対応する。
【００２０】
マルチビット記憶素子２０４は、バイナリ光学表示素子２０２に接続される。その結果
ビット記憶セル２０６によって記憶されたビットのいずれか１つは、ライン２０８によっ
て示されているように、バイナリ光学表示素子２０２にロードすることができる。従って
、光学表示素子２００が一部を構成する投影システムは、すべての表示期間の各区間中に
、ビットをバイナリ光学表示素子２０２にロードする必要はない。一方で投影システムは
、画素の色強度値のすべてのＮビットを、マルチビット記憶素子２０４のビット記憶セル
２０６に、所定の表示期間中にロードする。次に、これらのビットの適当な１つが、マル
チビット記憶素子から、表示期間の各区間中に、バイナリ光学表示素子２０２にロードさ
れる。
【００２１】
この結果、１／{リフレッシュレート×（２N−１）}秒の区間毎に、１ビットの画像デ
ータで、バイナリ光学表示素子２０２をリフレッシュする必要はなく、投影システムは、
リフレッシュレート分の１秒の表示期間毎に、Ｎビットの画像データで、マルチビット記
憶素子２０４をリフレッシュするだけでよい。これにより、投影システムのローディング
負担は２Ｎ倍低減され、従って投影システムがバイナリ光学表示素子２０２をリフレッシ
ュしなければならない負担が軽減される。すなわち投影システムは、Ｎビットの画像デー
タのそれぞれを、所定の表示期間中に１回だけマルチビット記憶素子２０４にロードする
のであって、Ｎビットの画像データを、合計２Ｎ−１回、バイナリ光学表示素子にロード
するのではない。このように、投影システムは、より高いリフレッシュレートおよび／ま
たはより高い表示解像度を得ることができる。
【００２２】
図３は、本発明の実施形態による、マルチビット記憶素子２０４をさらに詳細に示す。
ビット記憶セル２０６は、ライン３０２Ａ，３０２Ｂ，．．．３０２Ｍで示されているよ
うに、円形に相互接続されている。すなわち、第１のビット記憶セル２０６Ａは、ライン
３０２Ａなどによって示されているように、そのビットを出力して第２のビット記憶セル
２０６Ｂにロードすることができる。最後のビット記憶セル２０６Ｍは、ライン３０２Ｍ
で示されているように、そのビットを出力して第１のビット記憶セル２０６Ａにロードす
ることができる。最後のビット記憶セル２０６Ｍはまた、ライン２０８によって示されて
いるように、そのビットを出力してバイナリ光学表示素子にロードすることができる。さ
らに、第１のビット記憶セル２０６Ａは、ライン３０４で示されているように、画素の色
強度値の新たなビットをロードすることができる。
【００２３】
ビット記憶セル２０６は、本発明の１つの実施形態では、画像データの画素の色強度値
のビットで以下のようにロードすることができる。色強度値の第１の最上位ビットは、デ
ータライン３０４にアサートされ、ビット記憶セル２０６Ａにロードされる。色強度値の
第２の次に上位のビットは、データライン３０４にアサートされ、ビット記憶セル２０６
Ａにロードされ、ビット記憶セル２０６Ａにすでに記憶されている第１のビットは、ライ
ン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードされる。
【００２４】
このプロセスは、色強度値の残りのＮビットのそれぞれに対して繰り返される。毎回、
最後のビット記憶セル２０６Ｍ以外のビット記憶セル２０６のそれぞれに記憶されている
ビットは、出力され、次の連続するビット記憶セル２０６にロードされる。それにより、
ビット記憶セル２０６Ａに記憶されているビットは、ビット記憶セル２０６Ｂに移動され
る（以下同様）。新たなビットは、データライン３０４にアサートされ、ビット記憶セル
２０６Ａにロードされる。このプロセスをＮ回繰り返した後、ビット記憶セル２０６Ａ，
２０６Ｂ，．．．，２０６Ｍは、画素の色強度値のビット０，１，．．．，Ｎ−１を記憶
する。
【００２５】
ビット記憶セル２０６に記憶されているＮビットは、表示期間の各区間中に必要に応じ
て、ビット記憶セル２０６間で回転される。その結果、適切なビットは、ビット記憶セル
２０６Ｍによって記憶され、ライン２０８に出力され、バイナリ光学表示素子２０２にロ
ードされる。例えば、ビット記憶セル２０６Ｂに記憶されるビットが表示期間の所定の区
間中にバイナリ光学表示素子２０２にロードされる場合、ビット記憶セル２０６に記憶さ
れているビットは、Ｎ−２回、回転され、ビット記憶セル２０６Ｍは、最終的には、ビッ
ト記憶セル２０６Ｂに最初に記憶されたビットを記憶する。各回転において、ビット記憶
セル２０６Ｍ以外のビット記憶セル２０６のそれぞれによって記憶されているビットは、
次の連続するビット記憶セル２０６に移動される。ビット記憶セル２０６Ｍに記憶されて
いるビットは、第１のビット記憶セル２０６Ａに移動され、ビットは回転において失われ
ない。
【００２６】
図４は、本発明の他の実施形態によるマルチビット記憶素子２０４をさらに詳細に示す
。マルチビット記憶素子２０４は、選択ライン４０６Ａおよび４０６Ｂをアサートするこ
とによってそれぞれ選択される入力ライン４０４Ａおよび４０４Ｂを有する制御セル４０
２を有する。入力ライン４０４Ａおよび４０４Ｂは、ライン３０２Ｍおよびデータライン
３０４にそれぞれ接続される一方で、選択ライン４０６Ａおよび４０６Ｂは、回転ライン
４１２およびロードライン４１０にそれぞれ接続される。ロードライン４１０をアサート
することにより、データライン３０４にアサートされたビットは、ライン４０８に出力さ
れ、ビット記憶セル２０６Ａにロードされる。回転ライン４１２をアサートすることによ
り、ビット記憶セル２０６Ｍによってライン３０２Ｍに出力されるビットは、ライン４０
８に出力され、ビット記憶セル２０６Ａにロードされる。
【００２７】
ビット記憶セル２０６には、以下のように、画像データの画素の色強度値のビットがロ
ードされる。色強度値の第１の最上位ビットは、データライン３０４にアサートされ、ロ
ードライン４１０はアサートされてビットをライン４０８に出力し、ビット記憶セル２０
６Ａにロードする。次に、色強度値の第２の次に上位のビットは、データライン３０４に
アサートされ、ロードライン４１０はアサートされてビットをビット記憶セル２０６にロ
ードし、ビット記憶セル２０６Ａに予め記憶されていた第１のビットは、ライン３０２Ａ
に出力され、ビット記憶セル２０６Ｂにロードされる。このプロセスは、色強度値の残り
のＮビットのそれぞれに対して繰り返され、上記のように、ビット記憶セル２０６Ａ，２
０６Ｂ，..．，２０６Ｍは、最終的には、画素の色強度値のビットのビット０，１，．．
．，Ｎ−１を記憶する。このように、色強度値のビットは、ビット記憶セル２０６に連続
してロードされる。
【００２８】
ビット記憶セル２０６に記憶されているＮビットは、表示期間の各区間中に必要に応じ
て、ビット記憶セル２０６間で回転され、適切なビットは、ビット記憶セル２０６の中で
バイナリ光学表示素子２０２に最も近接したビット記憶セル２０６Ｍに記憶される。この
ように、ビットの１つは、ライン２０８に適切かつ選択的に出力され、バイナリ光学表示
素子２０２に適切かつ選択的にロードされる。このプロセスは、以下のように起こる。各
回転に対して、回転ライン４１２はアサートされる。これにより、ライン３０２Ｍに出力
されるビット記憶セル２０６Ｍに記憶されているビットは、ライン４０８に出力され、ビ
ット記憶セル２０６Ａにロードされる。ビット記憶セル２０６Ａによって予め記憶されて
いるビットは、同時に、ライン３０２Ａに出力され、ビット記憶セル２０６Ｂにロードさ
れる。ビット記憶セル２０６に記憶されているビットのうちのどのビットが、バイナリ光
学表示素子２０２にロードされることが所望されるかに従って、回転ライン４１２は、ゼ
ロからＮ回アサートされる。
【００２９】
図５は、本発明のさらに他の実施形態によるマルチビット記憶素子２０４をさらに詳細
に示す。マルチビット記憶素子２０４は、ビット記憶セル２０６Ｍの出力を制御セル４０
２の入力ライン４０４Ａに接続するライン３０２Ｍに接続された入力ライン５０４を有す
るミラー記憶セル５０２を有する。また、２つのクロック信号５０６Ａおよび５０６Ｂが
存在し、これらを総称してクロック信号５０６と呼ぶ。クロック信号５０６は、ダブらな
いため、クロック信号５０６の一方は、他方のクロック信号５０６がローのときハイにな
り、他方のクロック信号５０６がハイのときローになる。クロック信号５０６は、ミラー
記憶セル５０２だけでなく、ビット記憶セル２０６のそれぞれに接続され、ビット記憶セ
ル２０６およびミラー記憶セル５０２を同期させる。ミラー記憶セル５０２は、ビット記
憶セル２０６が、新しい強度値のビットをロードされているとき、またはビット記憶セル
２０６に記憶されているビットが回転され、ビット記憶セル２０６内の最終出力先に到達
していないとき、可視アーチファクトがバイナリ光学表示素子２０２によって表示されな
いようにする。ミラー記憶セル５０２は、最後のビット記憶セル２０６Ｍによって記憶さ
れている同じビットを記憶する。
【００３０】
１つの実施形態におけるクロック信号５０６は、それぞれが、所定のクロック期間の異
なる半期間においてハイになるようにタイミングをとられる。クロック期間は、表示期間
の区間に対応していてもしていなくてもよい。例えば、クロック信号５０６Ａは、各クロ
ック期間の前半においてハイになり、クロック信号５０６Ｂは、各クロック期間の後半に
おいてハイになってもよい。ロードライン４１０は、このようなＮ区間に対してアサート
され、画素の色強度値のＮビットをビット記憶セル２０６にロードし、データライン３０
４は、各クロック期間中、Ｎビットの１つでアサートされる。回転ライン４１２は、クロ
ック期間の数に対してアサートされる。このクロック期間は、光学表示素子２０２にロー
ドされることが所望されるビットが最後のビット記憶セル２０６Ｍからどのくらい離れて
いるかに対応している。
【００３１】
１つの実施形態では、ビット記憶セル２０６によってライン３０２に出力されるビット
は、クロック信号５０６Ａの立下りエッジにおいて有効になる。そしてクロック信号５０
６Ｂの立上りエッジによって、第１のビット記憶セル２０６Ａを除くビット記憶セル２０
６のそれぞれは、ビット記憶セル２０６の前に隣接していたセルに記憶されていたビット
をロードする。例えば、ビット記憶セル２０６Ｂは、クロック信号５０６Ｂの立上りエッ
ジにおいて、ビット記憶セル２０６Ａに記憶されているビットをロードする。ビット記憶
セル２０６Ａは、ライン４０８に出力されているビットをロードする。このビットは、回
転ライン４１２がアサートされている場合には、ビット記憶セル２０６Ｍによってライン
３０２Ｍに出力されるビットであり、ロードライン４１０がアサートされている場合には
、データライン３０４にアサートされているビットである。ミラー記憶セル５０２は、ク
ロック信号５０６Ａの立上りエッジにおいて、入力ライン５０４に入力されるビットをロ
ードし、クロック信号５０６Ｂの立上りエッジにおいて、ビットをライン２０８に出力し
て、バイナリ光学表示素子２０２にロードする。
【００３２】
図６は、ビット記憶セル２０６のそれぞれを実施することが可能な、本発明の実施形態
によるビット記憶セル６００を示す。ビット記憶セル６００は、ｎチャネル金属酸化物半
導体（ＮＭＯＳ）論理を用いて実施される。入力６０２は、ビット記憶セル６００に対し
て入力され、出力６０４は、ビット記憶セル６００に対して出力される。６つのＮＭＯＳ
トランジスタ６０８、６１０、６１１、６１４、６１６、および６１８がある。ＮＭＯＳ
トランジスタ６０８および６１１は、電源６０６からグランド６１２までエンドツーエン
ドで接続されている。同様に、ＮＭＯＳトランジスタ６１４および６１８は、電源６０６
からグランド６１２までエンドツーエンドで接続されている。クロック信号５０６Ａは、
トランジスタ６０８および６１０を制御するのに対して、入力６０２は、トランジスタ６
１１を制御する。クロック信号５０６Ｂは、トランジスタ６１４および６１６を制御する
のに対して、トランジスタ６１０の出力６１９は、トランジスタ６１８を制御する。ダイ
ナミックＮＭＯＳ実施態様以外に、他の実施態様を本発明の他の実施形態において用いて
もよいことに留意されたい。
【００３３】
クロック信号５０６Ａおよび５０６Ｂは、好ましくは、同時にローになったりまたはハ
イになったりしない。クロック信号５０６Ａがハイであり、クロック信号５０６Ｂがロー
のとき、トランジスタ６０８および６１０はオンになる。入力６０２がハイになると、ト
ランジスタ６１１もオンになり、トランジスタ６１０への入力６１７はローにプルダウン
される。トランジスタ６１０がオンになると、その出力６１９もまたローにプルダウンさ
れる。あるいは、入力６０２がローの場合、トランジスタ６１１はオフになり、トランジ
スタ６０８は、トランジスタ６１０への入力６１７をハイにプルアップすることができる
。トランジスタ６１０がオンになると、その出力６１９もまたハイにプルアップされる。
クロック信号５０６Ｂがハイになり、クロック信号５０６Ａがローになると、トランジス
タ６１４および６１６はオンになる。トランジスタ６１０の出力６１９がハイになると、
トランジスタ６１８もオンになり、トランジスタ６１６への入力６２１はローにプルダウ
ンされる。トランジスタ６１６がオンになると、その出力６０４もまたローにプルダウン
される。あるいは、トランジスタ６１０の出力６１９がローになると、トランジスタ６１
８はオフになり、トランジスタ６１４はトランジスタ６１６への入力６２１をハイにプル
アップする。トランジスタ６１６がオンになると、その出力６０４もまたハイにプルアッ
プされる。このように、クロック信号５０６Ａがハイになる場合、入力６０２は、ビット
記憶セル６００にロードされる。クロック信号５０６Ｂがハイになると、出力６０４は、
ビット記憶セル６００に記憶されているビットを出力する。
【００３４】
図７は、本発明の実施形態による、マルチビット記憶素子２０４を用いるための方法７
００を示す。まず、バイナリ光学表示素子２０２によって表示される画素の色強度値のＮ
ビットは、マルチビット記憶素子２０４のビット記憶セル２０６に連続してロードされる
（７０２）。これは、データライン３０４において各ビットをアサートし、ロードライン
４１０をアサートして、ビットを第１のビット記憶セル２０６Ａにロードすることによっ
て行われ得る。この場合、ビット記憶セル２０６Ｍ以外のビット記憶セル２０６の他のセ
ルにすでに記憶されているビットは、ビット記憶セル２０６の次のビットにシフトされる
。
【００３５】
次に、表示期間の区間毎に７０６および７０８を実施する。ビット記憶セル２０６に記
憶されているビットは回転され、選択されたビットは最後のビット記憶セル２０６Ｍに記
憶され（７０６）る。次に、ビットは、バイナリ光学表示素子２０２にロードされる（７
０８）。回転は、ビット記憶セル２０６内のビットの各所望の回転に対して回転ライン４
１２をアサートすることによって行うことができる。選択されたビットは、図１Ａのアプ
ローチ１００、図１Ｂのビット分割アプローチ１５０等の、バイナリ重み付けパルス幅変
調アプローチに従って表示されるビットである。実施された回転数は、選択されたビット
がビット記憶セル２０６の現在のビット記憶セルから最後のビット記憶セル２０６Ｍまで
移動するために必要な回転の数である。
【００３６】
［色光学表示素子および表示デバイス］
記載した光学表示素子２００は、所定の時間に、入射する光を、光の色を変更せずに変
調できるという点で単色性である。すなわち、光学表示素子２００は、入射する光の色を
それ自体で変更することができない。図８Ａおよび図８Ｂは、異なる色を表示することが
できる色光学表示素子８００を示す。しかし、これらは、本発明の異なる実施形態に従う
ものである。図８Ａにおける色光学表示素子８００は、光学表示素子２００の一例を用い
ているのに対して、図８Ｂにおける色光学表示素子８００は、用いられる所定の色空間の
色成分の数に等しい光学表示素子２００の多数の例を用いている。
【００３７】
図８Ａにおいて、光学表示素子２００は、上記のように、バイナリ光学表示素子２０２
およびマルチビット記憶素子２０４を備える。様々な色の光８０２は、光学表示素子２０
０に入射する。様々な色は、用いられる所定の色空間の色成分に対応する。例えば、デー
タの各画素が、赤色、緑色および青色（ＲＧＢ）空間の赤色、緑色および青色成分に対応
する色成分である赤、緑および青に分割できる場合、光８０２は、所定期間にわたって、
赤色光８０２Ｒ、緑色光８０２Ｇ、および青色光８０２Ｂに分割され得る。この分割は、
カラーホイールまたは他のアプローチを用いることにより行われる。例えば、白色光成分
などの他の光成分もまた、光８０２に含まれ得る。
【００３８】
赤色光８０２Ｒが光学表示素子２００に入射すると、表示される画素の赤色成分に対す
る強度値のビットは、マルチビット記憶素子２０４にロードされる。次に、ビットは、上
記のように、バイナリ光学表示素子２０２にロードされる。この結果、変調赤色光８０２
Ｒ’は、画素が表示されるスポット８０４に入射する。同様に、緑色光８０２Ｇが光学表
示素子２００に入射すると、画素の緑色成分に対する強度値のビットは、上記のように、
マルチビット記憶素子２０４にロードされ、バイナリ光学表示素子２０２にロードされる
。これにより、変調緑色光８０２Ｇ’は、スポット８０４に入射する。青色光８０２Ｂが
光学表示素子２００に入射すると、画素の青色成分に対する強度値のビットは、マルチビ
ット記憶素子２０４にロードされ、上記のように、バイナリ光学表示素子２０２にロード
され、その結果、変調青色光８０２Ｂ’はスポット８０４に入射する。人間の目には、正
味の効果としては、スポット８０４に画素が表示される。
【００３９】
図８Ｂにおいて、色光学表示素子８００は、用いられる所定の色空間の色成分のそれぞ
れに対して光学表示素子２００を有する。例えば、ＲＧＢ色空間に対して、赤色の光学表
示素子２００Ｒ、緑色の光学表示素子２００Ｇ、および青色の光学表示素子２００Ｂがあ
る。素子２００Ｒ、２００Ｇ、および２００Ｂは、それぞれ、バイナリ光学表示素子２０
２Ｒ、２０２Ｇおよび２０２Ｂ、ならびにマルチビット記憶素子２０４Ｒ、２０４Ｇおよ
び２０４Ｂを有する。赤色光８０２Ｒは、光学表示素子２００Ｒに入射し、緑色光８０２
Ｇは、光学表示素子２００Ｇに入射し、青色光８０２Ｂは、光学表示素子２００Ｂに入射
する。
【００４０】
表示される画素の赤色成分に対する強度値のビットは、マルチビット記憶素子２０４Ｒ
にロードされる。同様に、画素の緑色成分に対する強度値のビットは、マルチビット記憶
素子２０４Ｇにロードされ、青色成分に対する強度値のビットは、マルチビット記憶素子
２０４Ｂにロードされる。次に、これらのビットは、バイナリ光学表示素子２０２および
マルチビット記憶素子２０４に関連して記載したように、バイナリ光学表示素子２０２Ｒ
、２０２Ｇ、および２０２Ｂにそれぞれロードされる。この結果、変調赤色光８０２Ｒ’
、変調緑色光８０２Ｇ’、および変調青色光８０２Ｂ’は、画素が表示されるスポット８
０４に入射し、スポット８０４上で画素を効果的に表示する。
【００４１】
図９は、本発明の実施形態による、表示デバイス９００の簡単な例を示す。表示デバイ
ス９００は、光８０２が入射する複数の色光学表示素子８００Ａ，８００Ｂ，．．．，８
００Ｌを備え、それぞれ、図８Ａまたは図８Ｂの色光学表示素子８００の例である。表示
デバイス９００はまた、画像データ９０６を画像源から受け取るコントローラ９０４を有
する。表示デバイス９００は、変調光８０２が表示されるスクリーン部分９０２Ａ，９０
２Ｂ，．．．，９０２Ｎを有するスクリーン９０２を備えるか、またはスクリーン９０２
は、表示デバイス９００の外部に設けられ得る。すなわち、表示デバイス９００は、前面
投影または後面投影システムである。当業者には言うまでもなく、表示デバイス９００は
また、図９に示されるもの以外の構成要素を含んでいてもよい。
【００４２】
光８０２は、図８Ａおよび図８Ｂを参照しながら記載したように、色光学表示素子８０
０Ａ，８００Ｂ，．．．，８００Ｌに入射する。例えば、異なる色の光は、同時に、素子
８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれの異なる部分に入射し得るか、または
異なる時間に、同じ色の光は素子８００Ａ，８００Ｂ，．．．，８００Ｌに入射し得る。
素子８００Ａ，８００Ｂ，．．．，８００Ｌの数値は、好ましくは、ＳＶＧＡ（800×600
）解像度、ＸＧＡ（1024×768）解像度、または他の解像度などの表示デバイス９００の
所望の解像度に対応する。光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌによって
変調される光８０２は、スクリーン９０２に向けられる。具体的には、光学表示素子８０
０Ａ，８００Ｂ，．．．，８００Ｌは、変調光８０２を出力し、対応するスクリーン部分
９０２Ａ，９０２Ｂ，．．．，９０２Ｌに表示する。
【００４３】
コントローラ９０４は、ハードウェア、ソフトウェア、またはハードウェアとソフトウ
ェアとの組み合わせであり得る。コントローラ９０４は、ビデオコンポーネント、コンピ
ュータ等の画像源から画像データ９０６を受け取る。コントローラ９０４は、表示デバイ
ス９００の解像度へのデータ９０６のスケーリング、表示デバイス９００の色空間へのデ
ータ９０６の変換等の、画像データ９０６の必要な処理を行う。コントローラ９０４はま
た、上記のように、これらの画素の色成分の色強度値のビットなどの、画像データ９０６
の画素の色強度値のビットを、色光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌに
適切にロードする。すなわち、コントローラは、各表示期間に対して１回だけ、素子８０
０Ａ，８００Ｂ，．．．，８００Ｌにビットをロードする。
【００４４】
画像データ９０６の画素は、コントローラ９０４によってスケーリングおよび／または
色空間変換され、表示デバイス９００の解像度に対応し、よって色光学表示素子８００Ａ
，８００Ｂ，．．．，８００Ｌに対応する。このように、各光学表示素子８００Ａ，８０
０Ｂ，．．．，８００Ｌは、画像データ９０６の画素の異なる１つを表示する機能を有す
る。各素子８００Ａ，８００Ｂ，．．．，８００Ｌは、一例として光学表示素子２００で
実施することができる。この場合の光学表示素子２００は、画素のすべての色成分を順番
に表示するか、または表示デバイス９００が単色性である画素の色成分のみを表示する。
あるいは、多数の光学表示素子２００で実施することができる。この場合の光学表示素子
２００は、各素子８００Ａ，８００Ｂ，．．．，８００Ｌは、画素の色成分をすべて同時
に表示する。
【００４５】
図１０は、本発明の実施形態による、表示デバイス９００を少なくとも部分的に構築す
るための方法１０００を示す。当業者には言うまでもなく、方法１００は、図１０に示さ
れる以外のステップおよび／または作用を含み得る。まず、表示デバイス９００の解像度
に対応する複数の光学表示素子８００Ａ，８００Ｂ，．．．,８００ｌが提供される（１
００２）。これには、バイナリ光学表示素子２０２の例と等しいかまたはそれ以上の素子
を提供すること（１００４）、およびバイナリ光学表示素子２０２の例と等しい数のマル
チビット記憶素子２０４の例を提供すること（１００６）が挙げられる。マルチビット記
憶素子２０４の例の提供には、ビット記憶セル２０６、コントロールセル４０２、および
／またはミラー記憶セル５０２の対応する例を提供することが挙げられ得る。コントロー
ラ９０４もまた提供される（１００８）。
【００４６】
表示デバイス９００が単色性である場合、光学表示素子８００Ａ，８００Ｂ，．．．，
８００Ｌのそれぞれに対して、バイナリ光学表示素子２０２、およびマルチビット記憶素
子２０４で実施することができる。表示デバイス９００がカラーである場合、図８Ａの実
施形態の色光学表示素子８００に対応する光学表示素子８００Ａ，８００Ｂ，．．．，８
００Ｌのそれぞれに対して、バイナリ光学表示素子２０２、およびマルチビット記憶素子
２０４で実施することができる。あるいは、表示デバイス９００がカラーである場合、図
８Ｂの実施形態の色光学表示素子８００に対応する、表示デバイス９００の色空間のすべ
ての色成分に対する、光学表示素子８００Ａ，８００Ｂ，．．．，８００Ｌのそれぞれに
おいて、バイナリ光学表示素子２０２、およびマルチビット記憶素子２０４で実施するこ
とができる。
【００４７】
［最後に］
本明細書では、具体的な実施形態について例示および記載したが、当業者には言うまで
もなく、同じ目的を達成することが意図された構成を、示される具体的な実施形態の代わ
りに用いてもよい。この応用は、本発明の適応または変形を網羅するものとする。従って
、本発明は、明らかに、その特許請求の範囲およびその等価物によってのみ限定されるも
のであることが意図される。
【特許請求の範囲】
【請求項１】
バイナリ光学表示素子と、
表示期間中に、前記バイナリ光学表示素子によって表示される２Ｎの色強度値を定義す
るためのＮビットを記憶するＮ個のビット記憶セル（２０６Ａ〜２０６Ｍ）を有するマル
チビット記憶素子（２０４）と、を備え、
前記Ｎ個のビット記憶セルは、回転式に相互接続され、前記色強度値を得るために、前
記表示期間中に１回または複数回、前記バイナリ光学表示素子に、前記Ｎ個のビット記憶
セルの最後のビット記憶セル（２０６Ｍ）のビットをロードするよう構成されており、
前記マルチビット記憶素子は、アサートされて、前記色強度値を定義するためのＮビッ
トのうち次のビットを前記マルチビット記憶素子にロードするロードラインと、アサート
されて、前記Ｎ個のビット記憶セルの中のビットを回転させ、前記最後のビット記憶セル
（２０６Ｍ）に前記バイナリ光学表示素子にロードされるべき次のビットを配置する回転
ラインと、を有する制御セル（４０２）をさらに備え、
所定の位以上の上位ビットの重みに応じたそれぞれの表示期間をそれぞれ複数の不連続
のサブ期間に分割し、前記制御セルは、それぞれの上位ビットが前記分割されたサブ期間
の数に相当する回数、前記最後のビット記憶セル（２０６Ｍ）に不連続に配置されるよう
、前記Ｎ個のビット記憶セルに記憶されるビットを回転させるように構成されている、
光学表示素子。
【請求項２】
前記Ｎ個のビット記憶セルのうちの前記バイナリ光学表示素子に最も近接したビット記
憶セルは、前記バイナリ光学表示素子に次にロードされる前記色強度値のビットのうち１
ビットを記憶し、
前記Ｎ個のビットは、前記バイナリ光学表示素子に次にロードされるビットを選択する
ため、前記Ｎ個のビット記憶セルの中で回転される、
請求項１に記載の光学表示素子。
【請求項３】
前記色強度値を表すＮ個のビットのうちの１つは、前記表示期間の区間毎に、前記マル
チビット記憶素子から前記バイナリ光学表示素子にロードされる、
請求項１に記載の光学表示素子。
【請求項４】
前記表示期間の区間は、前記表示期間／（２前記色強度のビット数−１）で求められる
、
請求項３に記載の光学表示素子。
【請求項５】
各ビットは、他の前記色強度値のビットに対するビットの重要度に基づいて、前記バイ
ナリ光学表示素子にロードされる、
請求項３に記載の光学表示素子。
【請求項１】
バイナリ光学表示素子と、
表示期間中に、前記バイナリ光学表示素子によって表示される２Ｎの色強度値を定義す
るためのＮビットを記憶するＮ個のビット記憶セル（２０６Ａ〜２０６Ｍ）を有するマル
チビット記憶素子（２０４）と、を備え、
前記Ｎ個のビット記憶セルは、回転式に相互接続され、前記色強度値を得るために、前
記表示期間中に１回または複数回、前記バイナリ光学表示素子に、前記Ｎ個のビット記憶
セルの最後のビット記憶セル（２０６Ｍ）のビットをロードするよう構成されており、
前記マルチビット記憶素子は、アサートされて、前記色強度値を定義するためのＮビッ
トのうち次のビットを前記マルチビット記憶素子にロードするロードラインと、アサート
されて、前記Ｎ個のビット記憶セルの中のビットを回転させ、前記最後のビット記憶セル
（２０６Ｍ）に前記バイナリ光学表示素子にロードされるべき次のビットを配置する回転
ラインと、を有する制御セル（４０２）をさらに備え、
所定の位以上の上位ビットの重みに応じたそれぞれの表示期間をそれぞれ複数の不連続
のサブ期間に分割し、前記制御セルは、それぞれの上位ビットが前記分割されたサブ期間
の数に相当する回数、前記最後のビット記憶セル（２０６Ｍ）に不連続に配置されるよう
、前記Ｎ個のビット記憶セルに記憶されるビットを回転させるように構成されている、
光学表示素子。
【請求項２】
前記Ｎ個のビット記憶セルのうちの前記バイナリ光学表示素子に最も近接したビット記
憶セルは、前記バイナリ光学表示素子に次にロードされる前記色強度値のビットのうち１
ビットを記憶し、
前記Ｎ個のビットは、前記バイナリ光学表示素子に次にロードされるビットを選択する
ため、前記Ｎ個のビット記憶セルの中で回転される、
請求項１に記載の光学表示素子。
【請求項３】
前記色強度値を表すＮ個のビットのうちの１つは、前記表示期間の区間毎に、前記マル
チビット記憶素子から前記バイナリ光学表示素子にロードされる、
請求項１に記載の光学表示素子。
【請求項４】
前記表示期間の区間は、前記表示期間／（２前記色強度のビット数−１）で求められる
、
請求項３に記載の光学表示素子。
【請求項５】
各ビットは、他の前記色強度値のビットに対するビットの重要度に基づいて、前記バイ
ナリ光学表示素子にロードされる、
請求項３に記載の光学表示素子。
【図１Ａ】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【図１Ｂ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図９】
【図１０】
【公開番号】特開２００９−１１６３５３（Ｐ２００９−１１６３５３Ａ）
【公開日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願番号】特願２００９−９４５９（Ｐ２００９−９４５９）
【出願日】平成２１年１月２０日（２００９．１．２０）
【分割の表示】特願２００４−１９３０５（Ｐ２００４−１９３０５）の分割
【原出願日】平成１６年１月２８日（２００４．１．２８）
【出願人】（５０３００３８５４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (1,145)
【Ｆターム（参考）】
【公開日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願日】平成２１年１月２０日（２００９．１．２０）
【分割の表示】特願２００４−１９３０５（Ｐ２００４−１９３０５）の分割
【原出願日】平成１６年１月２８日（２００４．１．２８）
【出願人】（５０３００３８５４）ヒューレット−パッカード デベロップメント カンパニー エル．ピー． (1,145)
【Ｆターム（参考）】
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