メモリスタックに格納されたインターリーブされたデータを効率的にアロケート及びアロケート解除する方法及び装置
メモリスタックに格納されたインターリーブされたデータを効率的にアロケート及びアロケート解除する方法及び装置（１０）。装置は、プロセッサ（２２）とメモリスタックを少なくとも一つ有するメモリ（１２）とを備えている。プロセッサは、複数のデータブロックを受信しインターリーブする。各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされ、指定された伝送タイミングインターバル（ＴＴＩ）を有する。プロセッサは、インターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納する。一つの実施形態においては、メモリは共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリへのデータの格納及び格納されたデータの取り込みに関する。より詳細には、本発明はメモリスタックに格納されたインターリーブされたデータを効率的にアロケート及びアロケート解除する方法及び装置に関する。
【背景技術】
【０００２】
インターリーブは、ワイヤレスインターフェースにおいてデータ通信を行うに際してエラーへの抵抗性を改善するための、当産業における技能を有する当業者にはよく知られた処理である。多くのインターリーバはデータバッファを備えており、データバッファとは、インターリーブ後またはインターリーブ解除前に一時的にデータを保持するメモリ領域である。
【０００３】
第３世代パートナーシッププロジェクト（３ＧＰＰ）の仕様書によると、第１インターリーバのデータバッファは、伝送（ＴＸ）トランスポート処理から出力されたデータを８ラジオフレームまで保持する。図１は、従来技術に係るデータバッファ１００における典型的なデータブロックアロケートを示している。データバッファ１００は、典型的には８つの等量のメモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０に分割されており、これらはまとめて循環バッファとして機能する。各１０ｍｓのラジオフレームの間、メモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０の一つがＴＸ複合処理により消費され、これによりその領域がＴＸトランスポートから来る新しいデータのために開放される。
【０００４】
データバッファマネジャー（図示せず）は、メモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０の位置に関するデータを格納し、メモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０のそれぞれにアロケートされた格納容量に関する勘定を維持している。データバッファ１００内にデータを格納するためのアロケートの要求は、要求する格納領域のサイズと有効期限とを示す必要があり、これらがデータバッファ管理情報を構成する。有効期限は、現在のフレームに対するラジオフレームとして指定される。データバッファマネジャーは、データバッファ管理情報を用いて、そのデータを格納するのに適当な領域を探す。
【０００５】
データのインターリーブ処理を行うのに、メモリポインタとデータバッファを管理する関連機能とが用いられる。メモリポインタは、あるフレームにおいて使用される隣接データセグメント中の、次に利用可能なメモリ位置を示すのに用いられる。メモリ断片化はよくある問題であり、データバッファをオーバーサイズ化だけで対応できる。
【０００６】
第１インターリーバメモリは典型的には８つの等量セグメントに区割りされており、これは、新しく到着したデータがどのようなデータでも用いられることのできる８つまでのフレームに対応している。一つのメモリセグメントは、インターリーブされたデータを、一つのフレームのデータに対応するだけ保持する。伝送においては、トランスポートブロックセットが到着すると８つまでのセグメント全てに格納容量がすぐにアロケートされる。続く８つのフレームのそれぞれの間、メモリセグメントが一つ消費され、そして開放され利用可能になる。受信においては、データが受信されるに伴い、トランスポートチャンネルの伝送タイミングインターバル（ＴＴＩ）の各フレームにメモリが、８フレームまでアロケートされる。そして、トランスポートチャンネルが復号された後は、メモリがすぐに開放される。
【０００７】
ユニバーサル地上ラジオアクセス（UTRA: Universal terrestrial radio access）標準は、ワイヤレスエアインターフェースによって伝送されるデータの処理における第１インターリーブステップについて記述している。この標準は、符号化されたデータは８０ｍｓ（８フレーム）までバッファされてよいとしている。メモリ断片化を回避するため、このデータの格納には１０ｍｓのフレームに含まれるデータ量の８倍のメモリが要求される。標準から、１０ｍｓのフレームで到着するデータの最大量の８倍が一度に第１インターリーババッファに格納されなければならないということはありえないことがわかる。この制限は、技術明細（ＴＳ）25.306に、同期のＴＴＩで受信される同時ビット数として記載されている。
【０００８】
従って、大容量のメモリを必要としない、第１インターリーババッファのメモリアロケートの新しい最適化方法及び装置が必要とされている。
【０００９】
（発明の要旨）
本発明は、ワイヤレス通信システムにおいて用いられる、メモリスタックに格納されたインターリーブされたデータを効率的にアロケート及びアロケート解除するための方法及び装置に関する。装置は、インターリーバ、ワイヤレス伝送／受信ユニット（ＷＴＲＵ），基地局（Node-Bなど）、または集積回路（ＩＣ）であってよい。装置は、プロセッサと、メモリスタックを少なくとも一つ含むメモリとを備えている。プロセッサは、複数のデータブロックを受信し、インターリーブする。各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされ、指定されたＴＴＩを有している。プロセッサは、各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも、先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、インターリーブされたデータブロックをメモリスタックに格納する。
【００１０】
一つの実施例においては、メモリは共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えている。
【００１１】
専用チャンネルから受信されたデータブロックと、共通／共有チャンネルから受信されたデータブロックとは、メモリスタックの別の領域に格納されてよい。
【００１２】
アップリンクチャンネルから受信されたデータブロックと、ダウンリンクチャンネルから受信されたデータブロックとは、メモリスタックの別の領域に格納されてよい。同じＴＴＩを有するデータブロックは、一緒にグループ化され、並べられてよい。
【００１３】
メモリは、書き込み及び読み込み操作をそれぞれ行うため、メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ及び読み込みポインタを備えてよい。データブロックがプロセッサに受信されるに従い、メモリスタックは、トランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされてよい。
【発明を実施するための最良の形態】
【００１４】
本発明は、例として示され添付の図と共に理解されるべき、以下に示す望ましい実施例の記述により、より詳細に理解される。
【００１５】
同じ数字は一貫して同じ要素を意味する図面を参照して本発明を記述する。本発明は、インターリーバ及びインターリーブ解除部の双方として実施されてよいが、簡単化のため、ここではインターリーバ側についてのみ説明する。
【００１６】
これ以降、「ＷＴＲＵ」という用語は、ユーザ装置（ＵＥ）、移動局、固定または移動加入者ユニット、ページャ、またはワイヤレス環境で機能し得る他の如何なる種類の装置をも含むが、これらに限定されるものではない。これ以降、「Node-B」という用語に言及するときは、この用語は基地局、サイトコントローラ、アクセスポイント、または他の如何なる種類のワイヤレス環境インターフェース装置をも含むが、これらに限定されるものではない。
【００１７】
本発明は、ＵＭＴＳ(Universal Mobile Telecommunications System)に適用される時分割複信（TDD: Time Division Duplex）、周波数分割複信(FDD: Frequency Division Duplex)、ＴＤＳＣＤＭＡ (Time Division Synchronous CDMA)と、ＣＤＭＡ２０００並びにＣＤＭＡ一般とに適用可能であるが、他のワイヤレスシステムにも適用可能であるよう想定されている。
【００１８】
本発明の特徴は、ＩＣに組み込まれてもよいし、相互連結要素を多数有する回路に設定されてもよい。さらに、本発明は、コンピュータにより実装される一連のインストラクションをプロセッサで実行することにより実装される一連の方法ステップを含むプロセスでもよい。
【００１９】
本発明は、ＴｒＣＨデータセグメントのスタックを最適に整理することにより第１インターリーババッファのサイズを縮小する。第１インターリーババッファの最適化は、第１インターリーババッファから１０ｍｓフレームで受け取るＴＴＩ分のデータを処理する能力に依存する。フレーム速度要素（ソフトウェアおよびハードウェア）は全て、１０ｍｓフレームの開始時またはその近傍においてプロセス開始をトリガされ、その同じ１０ｍｓフレームの終わりまでにプロセスを完了しなければならない。これにより、遅延の余分なフレームが導入されず、従って第１インターリーババッファのスタック要求サイズを減らすことができる。
【００２０】
図２は、本願発明に基づいて作用するインターリーバ１０のブロック図である。インターリーバは、ＷＴＲＵ及び／またはワイヤレス通信システムのNode-Bに統合されてよい。インターリーバ１０は、スタックを一つまたはそれ以上有するメモリ１２と、コントローラ１４と、フレーム関連プロセッサ１６と、ＴｒＣＨ関連プロセッサ２２とを備えている。メモリ１２は、書き込み及び読み込み操作をそれぞれ行うためにメモリ１２のスタック中のスタックセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）１８及び読み込みポインタ（ＲＰ）２０を備えている。フレーム関連プロセッサ１６は、読み込みポインタ２０によって示されるメモリ１２の特定箇所に格納されたデータを取り込む。
【００２１】
複数のチャンネルからのトランスポートブロックは、互いに時間的に揃えられる。専用チャンネル（ＤＣＨ）も互いに揃えられる。ＤＣＨは、以下の関係を満たすラジオフレームにおいてのみ始まることができる。
【００２２】
接続フレーム番号（ＣＦＮ） mod Fi = 0 式（１）
ここでFiは、｛１，２，４，８｝のセットからの、ＴｒＣｈ“i”のＴＴＩ値である。従って、ＷＴＲＵの中では、ＤＣＨは全て互いに揃っている。
【００２３】
共通チャンネルも、互いに揃っている。共通チャンネルは、放送チャンネル（ＢＣＨ）と、ページングチャンネル（ＰＣＨ）と，フォワードアクセスチャンネル（ＦＡＣＨ）と，ランダムアクセスチャンネル（ＲＡＣＨ）と，アップリンク共有チャンネル（ＵＳＣＨ）と，ダウンリンク共有チャンネル（ＤＳＣＨ）とを有する。共通チャンネルは、以下の関係を満たすラジオフレームにおいてのみ始まることができる。
【００２４】
システムフレーム番号（ＳＦＮ） mod Fi = 0 式（２）
ここでFiは、｛１，２，４，８｝のセットからの、ＴｒＣｈ“i”のＴＴＩ値である。
【００２５】
高次の層が層１に新しいチャンネルコンフィギュレーションを通知するとき、そのチャンネルは、１）共通／共有、２）専用、３）アップリンク、または４）ダウンリンクの４つのタイプのいずれかに属するものとして識別される。チャンネルのタイプは、チャンネルの最初のインターリーブされたデータがどのスタックにアロケートされるかを決定するのに用いられる。メモリ１２には、全部で４つのスタックがあることが望ましい。２つの別々のスタックは、アップリンク及びダウンリンク処理用にそれぞれ提供され、そして２つの別々のスタックは、ＤＣＨ及び共通／共有チャンネル用にそれぞれ提供される。従って、一つのスタックは共通／共有ＴＸ（アップリンク）チャンネル用に、一つのスタックは専用ＴＸ（アップリンク）チャンネル用に、一つのスタックは共通／共有ＲＸ（ダウンリンク）受信チャンネル用に、そして一つのスタックは専用ＲＸ（受信）チャンネル用に提供されている。ＤＣＨと共通チャンネルのためのスタックは、これらは必ずしも互いに揃っていないため、別々に提供されている。
【００２６】
図３は、本発明に係るメモリ１２のスタックのデータブロックの典型的なアロケーションを示す。揃ったＴＴＩ周期を有するトランスポートブロックのグループは各々、メモリ１２のこのスタックに割り当てられる。
【００２７】
ＬＩＦＯ(Last-in First-out)スタック処理が、メモリ１２の各スタックにおける、ＴｒＣＨデータブロックのアロケート及びアロケート解除に適用される。データブロックは、各データブロックのＴＴＩによって、メモリ１２のスタックにアロケート及びアロケート解除される。
【００２８】
大きいＴＴＩを有するデータブロックは、小さいＴＴＩを有するデータブロックよりも先にアロケートされかつ後にスタックからアロケート解除される。従って、ＴＴＩが８０ｍｓのデータブロックは、ＴＴＩが４０ｍｓ、２０ｍｓ、１０ｍｓであるデータブロックよりも先にアロケートされかつ後にアロケート解除され、ＴＴＩが１０ｍｓのデータブロックは、ＴＴＩが２０ｍｓ、４０ｍｓ、８０ｍｓのデータブロックよりも後にアロケートされかつ先にアロケート解除される。２０ｍｓのデータブロックと４０ｍｓのデータブロックも、同様にアロケート及びアロケート解除される。これにより、スタックの最適化が可能であり、それは、２つの揃った同じＴＴＩのトランスポートチャンネルを取ると、そのインターリーブされたデータの寿命は互いに同じフレームで始まりかつ終わるためである。例えば、ＴＴＩが４０ｍｓであるトランスポートブロックは、ＴＴＩを揃える要件を満たすために、フレーム４つごとに始まる。従って、４０ｍｓのＴＴＩを有するトランスポートブロックの開始ブロック及び終了ブロックは、４フレーム毎に該当する。これにより、効率的にトランスポートブロックをまとめて同じスタック領域にグループ化することができる。
【００２９】
本発明がスタック最適化を可能にするもう一つの理由は、トランスポートチャンネルの寿命の終わりが常に短いＴＴＩの寿命と同期するからである。例えば、４０ｍｓＴＴＩのトランスポートチャンネル（チャンネルＡ）のインターリーブされたデータは、フレーム１で始まりフレーム４で（フレーム４を含む）終わる。２０ｍｓＴＴＩのもう一つのチャンネル（チャンネルＢ）は、ＴＴＩを揃える制限を保証するため、奇数番号のフレームで始まらなければならない。つまり、チャンネルＢはフレーム１またはフレーム３またはその両方で始まらなければならない。もしチャンネルＢがフレーム３で始まると、チャンネルＡの寿命はチャンネルＢの終了点に同期する。従って、チャンネルＡがアロケート解除されるとき、チャンネルＢも同時にメモリ１２のスタックからアロケート解除される。
【００３０】
共通チャンネルは、ＤＣＨとは揃っていない（つまり、２０ｍｓのＤＣＨが２０ｍｓＴＴＩの共通チャンネルと同じ開始及び終了フレームを有するという保証はない）。従って、ＤＣＨと共通チャンネルとのビットを一緒に、同じスタックに物理的に貯めることは、断片化の増加という結果をもたらす。この問題を解決する一つの方法は、共通及び専用チャンネルに異なるメモリを用いることである。前述の通り、本発明は、望ましくはＤＣＨと共通チャンネルとに別々のスタックを用いるため、各スタックは互いに揃ったトランスポートチャンネルのみを格納する。
【００３１】
または、前もって分かっているコンフィギュレーションに基づいて共通／共有チャンネルの要件を制限することも可能である。特に、フォワードアクセスチャンネル（ＦＡＣＨ）は、同期ＴＴＩに受信できる同時ビット数についてＴＳ２５．３０６に記載されている制限で示されるデータ量を決して要しない場合がある。これらの場合、ＷＴＲＵまたはNode-Bが処理できなければならないデータ量につきより厳しい制限を設け、従って、第１インターリーババッファスタックのサイズの減少を許容する。
【００３２】
図３を参照すると、伝送されるべきデータブロックを有する６つのチャンネル、チャンネル１からチャンネル６がある。これらのチャンネルのＴＴＩは、揃っている。従って、これらは全てが共通チャンネルであるか、全てが専用チャンネルである。チャンネル１及び２のデータブロックは８０ｍｓのＴＴＩを持ち、チャンネル３のデータブロックは４０ｍｓのＴＴＩを持ち、チャンネル４のデータブロックは２０ｍｓのＴＴＩを持ち、チャンネル５及び６のデータブロックは１０ｍｓのＴＴＩを持っている。チャンネル１及び２のデータブロックは、最大のＴＴＩを有するため最初に第１領域１２ａにアロケートされ、第１領域１２ａは、メモリ１２のスタックの「最下」（つまり、ＬＩＦＯ処理の文脈で最初にアロケートされる位置）と指定される。次に、チャンネル３のデータブロックは、メモリ１２のスタックで領域１２ａに隣接した第２領域１２ｂにアロケートされる。チャンネル４のデータブロックは、第３領域１２ｃにアロケートされ、チャンネル５及び６のデータブロックは、メモリ１２のスタックの「最上部」（つまり、ＬＩＦＯ処理の文脈で最後にアロケートされる位置）である第４領域１２ｄにアロケートされる。ここでは、４つの領域１２ａから１２ｄが特に記載されているが、当産業における技能を有する当業者には、領域の数がいくつでも、多くても少なくても、実行可能であることが理解されるであろう。
【００３３】
データブロックは、メモリ１２のスタックのアロケートと逆の順番でアロケート解除される。同じＴＴＩを有するデータブロックは、まとめてグループ化され、メモリ１２のスタックの同じ領域に隣接してアロケートされ、メモリ１２のスタックから同時にアロケート解除される。図３に示されるように、メモリ１２のスタックの最上部には空間があり、利用可能な格納容量の１００％未満がこの例では利用されていることを示している。最悪の場合では、スタック格納容量の全てが利用される。
【００３４】
図４は、図３のトランスポートブロックがメモリ１２のスタックにアロケートされる際のトランスポートブロックの寿命を示している。より詳細には、図３は、図４のフレーム１４の間のメモリ１２のスタックのスナップショットである。図４の各ブロックは、特定のトランスポートチャンネルにアロケートされなければならないデータのＴＴＩ一つの長さを示している。チャンネル１及び２のトランスポートブロックはフレーム９で領域１２ａにアロケートされ、チャンネル３のトランスポートブロックはフレーム１３で領域１２ｂにアロケートされ、チャンネル４のトランスポートブロックはフレーム１３で領域１２ｃにアロケートされ、チャンネル５及び６のトランスポートブロックはフレーム１４で領域１２ｄにアロケートされている。チャンネル４，５及び６のデータは、同じ終了点（フレーム１４）を有し、フレーム１４の終わりでメモリ１２のスタックからアロケート解除される。このとき、これらのコンフィギュレーションが変わる、またはＴＴＩが２０ｍｓまたは１０ｍｓの新しいチャンネルが追加されることが可能である。ＴＴＩが４０ｍｓまたは８０ｍｓの新しいチャンネルがフレーム１５で始まることは、３ＧＰＰ ＴＤＤ及びＦＤＤ標準（ＴＳ２５．２２１及び２５．２２２）のＴＴＩ揃えルールに反するので、不可能である。
【００３５】
本発明は、第１インターリーバスタックの量を大幅に減少する。最小のオーバーヘッド追加処理で、スタック格納容量の大きな減少が達成される。第１インターリーババッファはＴＤＤ ＷＴＲＵで最大のスタックバッファであるため、これは重要である。１０ｍｓに到着し得るコード化されたデータの最大量の８倍の格納容量を要求するバッファの代わりに、本発明は１０ｍｓに到着し得るコード化されたデータの最大量の、せいぜい２倍の格納容量を要求する。
【００３６】
本発明は、共有チャンネルに対応し、如何なる組み合わせのトランスポートチャンネルにおけるトランスポートデータのアロケートにも対応する。ＤＣＩと共有チャンネルとの揃ったＴＴＩにおけるトランスポートビットの最大総数に比べ、共通チャンネルのトランスポートデータサイズと要求処理量とは非常に小さいため、ＷＴＲＵがたとえ共有チャンネルに対応していなくても、第１インターリーババッファスタック要求を約５０％減少することが可能である。共有及び共通チャンネル専用のスタックは、共有チャンネルが取り除かれると、劇的に小さくなる。共有チャンネルビットの最大同時受信可能数は、ＤＣＨビットの最大同時受信可能数に匹敵する。共有チャンネルへの対応を撤回すると、共通チャンネルビットの最大数を限定要因として使用することができる。共通チャンネルビットの最大数は、共有チャンネルビットの最大数よりももっと小さいことが予想されるため、スタックの共有／共通チャンネルの部分はサイズが減少する。
【００３７】
図５は、本発明に係る、スタックにデータをアロケートする方法ステップを含むプロセス５００のフローチャートである。ステップ５０５では、複数のＴｒＣＨからの複数のデータブロックが受信され、インターリーブされる。インターリーブされたデータは、メモリスタック（つまりバッファ）に格納される。メモリスタックにインターリーブされたデータを格納するとき、より大きいＴＴＩを有するデータブロックは、より小さいＴＴＩを有するデータブロックよりも先にアロケートされる（ステップ５１０）。格納されたデータブロックは、フレーム毎に読み込まれる。インターリーブされたデータブロックをアロケート解除する際には、より小さいＴＴＩを有するデータブロックがより大きいＴＴＩを有するデータブロックよりも先にアロケート解除される（ステップ５１５）。
【００３８】
本発明は好ましい実施形態を参照して図示及び記述されたが、当産業における技能を有する当業者には、ここで上述された発明の範囲を逸脱することなく形状及び詳細における様々な変更が可能であることが明らかである。
【図面の簡単な説明】
【００３９】
【図１】従来技術にかかる、典型的なデータブロックアロケーションを示す図である。
【図２】本発明にかかる第１インターリーバのブロック図である。
【図３】本発明にかかる、典型的なスタックのデータブロックのアロケーションを示す図である。
【図４】本発明にかかる、スタックに格納されたデータブロックを示す図である。
【図５】本発明にかかる、データをアロケートしアロケート解除する方法ステップを有するプロセスのフローチャートである。
【技術分野】
【０００１】
本発明は、メモリへのデータの格納及び格納されたデータの取り込みに関する。より詳細には、本発明はメモリスタックに格納されたインターリーブされたデータを効率的にアロケート及びアロケート解除する方法及び装置に関する。
【背景技術】
【０００２】
インターリーブは、ワイヤレスインターフェースにおいてデータ通信を行うに際してエラーへの抵抗性を改善するための、当産業における技能を有する当業者にはよく知られた処理である。多くのインターリーバはデータバッファを備えており、データバッファとは、インターリーブ後またはインターリーブ解除前に一時的にデータを保持するメモリ領域である。
【０００３】
第３世代パートナーシッププロジェクト（３ＧＰＰ）の仕様書によると、第１インターリーバのデータバッファは、伝送（ＴＸ）トランスポート処理から出力されたデータを８ラジオフレームまで保持する。図１は、従来技術に係るデータバッファ１００における典型的なデータブロックアロケートを示している。データバッファ１００は、典型的には８つの等量のメモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０に分割されており、これらはまとめて循環バッファとして機能する。各１０ｍｓのラジオフレームの間、メモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０の一つがＴＸ複合処理により消費され、これによりその領域がＴＸトランスポートから来る新しいデータのために開放される。
【０００４】
データバッファマネジャー（図示せず）は、メモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０の位置に関するデータを格納し、メモリ領域１０５、１１０、１１５、１２０、１２５、１３０、１３５、１４０のそれぞれにアロケートされた格納容量に関する勘定を維持している。データバッファ１００内にデータを格納するためのアロケートの要求は、要求する格納領域のサイズと有効期限とを示す必要があり、これらがデータバッファ管理情報を構成する。有効期限は、現在のフレームに対するラジオフレームとして指定される。データバッファマネジャーは、データバッファ管理情報を用いて、そのデータを格納するのに適当な領域を探す。
【０００５】
データのインターリーブ処理を行うのに、メモリポインタとデータバッファを管理する関連機能とが用いられる。メモリポインタは、あるフレームにおいて使用される隣接データセグメント中の、次に利用可能なメモリ位置を示すのに用いられる。メモリ断片化はよくある問題であり、データバッファをオーバーサイズ化だけで対応できる。
【０００６】
第１インターリーバメモリは典型的には８つの等量セグメントに区割りされており、これは、新しく到着したデータがどのようなデータでも用いられることのできる８つまでのフレームに対応している。一つのメモリセグメントは、インターリーブされたデータを、一つのフレームのデータに対応するだけ保持する。伝送においては、トランスポートブロックセットが到着すると８つまでのセグメント全てに格納容量がすぐにアロケートされる。続く８つのフレームのそれぞれの間、メモリセグメントが一つ消費され、そして開放され利用可能になる。受信においては、データが受信されるに伴い、トランスポートチャンネルの伝送タイミングインターバル（ＴＴＩ）の各フレームにメモリが、８フレームまでアロケートされる。そして、トランスポートチャンネルが復号された後は、メモリがすぐに開放される。
【０００７】
ユニバーサル地上ラジオアクセス（UTRA: Universal terrestrial radio access）標準は、ワイヤレスエアインターフェースによって伝送されるデータの処理における第１インターリーブステップについて記述している。この標準は、符号化されたデータは８０ｍｓ（８フレーム）までバッファされてよいとしている。メモリ断片化を回避するため、このデータの格納には１０ｍｓのフレームに含まれるデータ量の８倍のメモリが要求される。標準から、１０ｍｓのフレームで到着するデータの最大量の８倍が一度に第１インターリーババッファに格納されなければならないということはありえないことがわかる。この制限は、技術明細（ＴＳ）25.306に、同期のＴＴＩで受信される同時ビット数として記載されている。
【０００８】
従って、大容量のメモリを必要としない、第１インターリーババッファのメモリアロケートの新しい最適化方法及び装置が必要とされている。
【０００９】
（発明の要旨）
本発明は、ワイヤレス通信システムにおいて用いられる、メモリスタックに格納されたインターリーブされたデータを効率的にアロケート及びアロケート解除するための方法及び装置に関する。装置は、インターリーバ、ワイヤレス伝送／受信ユニット（ＷＴＲＵ），基地局（Node-Bなど）、または集積回路（ＩＣ）であってよい。装置は、プロセッサと、メモリスタックを少なくとも一つ含むメモリとを備えている。プロセッサは、複数のデータブロックを受信し、インターリーブする。各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされ、指定されたＴＴＩを有している。プロセッサは、各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも、先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、インターリーブされたデータブロックをメモリスタックに格納する。
【００１０】
一つの実施例においては、メモリは共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えている。
【００１１】
専用チャンネルから受信されたデータブロックと、共通／共有チャンネルから受信されたデータブロックとは、メモリスタックの別の領域に格納されてよい。
【００１２】
アップリンクチャンネルから受信されたデータブロックと、ダウンリンクチャンネルから受信されたデータブロックとは、メモリスタックの別の領域に格納されてよい。同じＴＴＩを有するデータブロックは、一緒にグループ化され、並べられてよい。
【００１３】
メモリは、書き込み及び読み込み操作をそれぞれ行うため、メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ及び読み込みポインタを備えてよい。データブロックがプロセッサに受信されるに従い、メモリスタックは、トランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされてよい。
【発明を実施するための最良の形態】
【００１４】
本発明は、例として示され添付の図と共に理解されるべき、以下に示す望ましい実施例の記述により、より詳細に理解される。
【００１５】
同じ数字は一貫して同じ要素を意味する図面を参照して本発明を記述する。本発明は、インターリーバ及びインターリーブ解除部の双方として実施されてよいが、簡単化のため、ここではインターリーバ側についてのみ説明する。
【００１６】
これ以降、「ＷＴＲＵ」という用語は、ユーザ装置（ＵＥ）、移動局、固定または移動加入者ユニット、ページャ、またはワイヤレス環境で機能し得る他の如何なる種類の装置をも含むが、これらに限定されるものではない。これ以降、「Node-B」という用語に言及するときは、この用語は基地局、サイトコントローラ、アクセスポイント、または他の如何なる種類のワイヤレス環境インターフェース装置をも含むが、これらに限定されるものではない。
【００１７】
本発明は、ＵＭＴＳ(Universal Mobile Telecommunications System)に適用される時分割複信（TDD: Time Division Duplex）、周波数分割複信(FDD: Frequency Division Duplex)、ＴＤＳＣＤＭＡ (Time Division Synchronous CDMA)と、ＣＤＭＡ２０００並びにＣＤＭＡ一般とに適用可能であるが、他のワイヤレスシステムにも適用可能であるよう想定されている。
【００１８】
本発明の特徴は、ＩＣに組み込まれてもよいし、相互連結要素を多数有する回路に設定されてもよい。さらに、本発明は、コンピュータにより実装される一連のインストラクションをプロセッサで実行することにより実装される一連の方法ステップを含むプロセスでもよい。
【００１９】
本発明は、ＴｒＣＨデータセグメントのスタックを最適に整理することにより第１インターリーババッファのサイズを縮小する。第１インターリーババッファの最適化は、第１インターリーババッファから１０ｍｓフレームで受け取るＴＴＩ分のデータを処理する能力に依存する。フレーム速度要素（ソフトウェアおよびハードウェア）は全て、１０ｍｓフレームの開始時またはその近傍においてプロセス開始をトリガされ、その同じ１０ｍｓフレームの終わりまでにプロセスを完了しなければならない。これにより、遅延の余分なフレームが導入されず、従って第１インターリーババッファのスタック要求サイズを減らすことができる。
【００２０】
図２は、本願発明に基づいて作用するインターリーバ１０のブロック図である。インターリーバは、ＷＴＲＵ及び／またはワイヤレス通信システムのNode-Bに統合されてよい。インターリーバ１０は、スタックを一つまたはそれ以上有するメモリ１２と、コントローラ１４と、フレーム関連プロセッサ１６と、ＴｒＣＨ関連プロセッサ２２とを備えている。メモリ１２は、書き込み及び読み込み操作をそれぞれ行うためにメモリ１２のスタック中のスタックセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）１８及び読み込みポインタ（ＲＰ）２０を備えている。フレーム関連プロセッサ１６は、読み込みポインタ２０によって示されるメモリ１２の特定箇所に格納されたデータを取り込む。
【００２１】
複数のチャンネルからのトランスポートブロックは、互いに時間的に揃えられる。専用チャンネル（ＤＣＨ）も互いに揃えられる。ＤＣＨは、以下の関係を満たすラジオフレームにおいてのみ始まることができる。
【００２２】
接続フレーム番号（ＣＦＮ） mod Fi = 0 式（１）
ここでFiは、｛１，２，４，８｝のセットからの、ＴｒＣｈ“i”のＴＴＩ値である。従って、ＷＴＲＵの中では、ＤＣＨは全て互いに揃っている。
【００２３】
共通チャンネルも、互いに揃っている。共通チャンネルは、放送チャンネル（ＢＣＨ）と、ページングチャンネル（ＰＣＨ）と，フォワードアクセスチャンネル（ＦＡＣＨ）と，ランダムアクセスチャンネル（ＲＡＣＨ）と，アップリンク共有チャンネル（ＵＳＣＨ）と，ダウンリンク共有チャンネル（ＤＳＣＨ）とを有する。共通チャンネルは、以下の関係を満たすラジオフレームにおいてのみ始まることができる。
【００２４】
システムフレーム番号（ＳＦＮ） mod Fi = 0 式（２）
ここでFiは、｛１，２，４，８｝のセットからの、ＴｒＣｈ“i”のＴＴＩ値である。
【００２５】
高次の層が層１に新しいチャンネルコンフィギュレーションを通知するとき、そのチャンネルは、１）共通／共有、２）専用、３）アップリンク、または４）ダウンリンクの４つのタイプのいずれかに属するものとして識別される。チャンネルのタイプは、チャンネルの最初のインターリーブされたデータがどのスタックにアロケートされるかを決定するのに用いられる。メモリ１２には、全部で４つのスタックがあることが望ましい。２つの別々のスタックは、アップリンク及びダウンリンク処理用にそれぞれ提供され、そして２つの別々のスタックは、ＤＣＨ及び共通／共有チャンネル用にそれぞれ提供される。従って、一つのスタックは共通／共有ＴＸ（アップリンク）チャンネル用に、一つのスタックは専用ＴＸ（アップリンク）チャンネル用に、一つのスタックは共通／共有ＲＸ（ダウンリンク）受信チャンネル用に、そして一つのスタックは専用ＲＸ（受信）チャンネル用に提供されている。ＤＣＨと共通チャンネルのためのスタックは、これらは必ずしも互いに揃っていないため、別々に提供されている。
【００２６】
図３は、本発明に係るメモリ１２のスタックのデータブロックの典型的なアロケーションを示す。揃ったＴＴＩ周期を有するトランスポートブロックのグループは各々、メモリ１２のこのスタックに割り当てられる。
【００２７】
ＬＩＦＯ(Last-in First-out)スタック処理が、メモリ１２の各スタックにおける、ＴｒＣＨデータブロックのアロケート及びアロケート解除に適用される。データブロックは、各データブロックのＴＴＩによって、メモリ１２のスタックにアロケート及びアロケート解除される。
【００２８】
大きいＴＴＩを有するデータブロックは、小さいＴＴＩを有するデータブロックよりも先にアロケートされかつ後にスタックからアロケート解除される。従って、ＴＴＩが８０ｍｓのデータブロックは、ＴＴＩが４０ｍｓ、２０ｍｓ、１０ｍｓであるデータブロックよりも先にアロケートされかつ後にアロケート解除され、ＴＴＩが１０ｍｓのデータブロックは、ＴＴＩが２０ｍｓ、４０ｍｓ、８０ｍｓのデータブロックよりも後にアロケートされかつ先にアロケート解除される。２０ｍｓのデータブロックと４０ｍｓのデータブロックも、同様にアロケート及びアロケート解除される。これにより、スタックの最適化が可能であり、それは、２つの揃った同じＴＴＩのトランスポートチャンネルを取ると、そのインターリーブされたデータの寿命は互いに同じフレームで始まりかつ終わるためである。例えば、ＴＴＩが４０ｍｓであるトランスポートブロックは、ＴＴＩを揃える要件を満たすために、フレーム４つごとに始まる。従って、４０ｍｓのＴＴＩを有するトランスポートブロックの開始ブロック及び終了ブロックは、４フレーム毎に該当する。これにより、効率的にトランスポートブロックをまとめて同じスタック領域にグループ化することができる。
【００２９】
本発明がスタック最適化を可能にするもう一つの理由は、トランスポートチャンネルの寿命の終わりが常に短いＴＴＩの寿命と同期するからである。例えば、４０ｍｓＴＴＩのトランスポートチャンネル（チャンネルＡ）のインターリーブされたデータは、フレーム１で始まりフレーム４で（フレーム４を含む）終わる。２０ｍｓＴＴＩのもう一つのチャンネル（チャンネルＢ）は、ＴＴＩを揃える制限を保証するため、奇数番号のフレームで始まらなければならない。つまり、チャンネルＢはフレーム１またはフレーム３またはその両方で始まらなければならない。もしチャンネルＢがフレーム３で始まると、チャンネルＡの寿命はチャンネルＢの終了点に同期する。従って、チャンネルＡがアロケート解除されるとき、チャンネルＢも同時にメモリ１２のスタックからアロケート解除される。
【００３０】
共通チャンネルは、ＤＣＨとは揃っていない（つまり、２０ｍｓのＤＣＨが２０ｍｓＴＴＩの共通チャンネルと同じ開始及び終了フレームを有するという保証はない）。従って、ＤＣＨと共通チャンネルとのビットを一緒に、同じスタックに物理的に貯めることは、断片化の増加という結果をもたらす。この問題を解決する一つの方法は、共通及び専用チャンネルに異なるメモリを用いることである。前述の通り、本発明は、望ましくはＤＣＨと共通チャンネルとに別々のスタックを用いるため、各スタックは互いに揃ったトランスポートチャンネルのみを格納する。
【００３１】
または、前もって分かっているコンフィギュレーションに基づいて共通／共有チャンネルの要件を制限することも可能である。特に、フォワードアクセスチャンネル（ＦＡＣＨ）は、同期ＴＴＩに受信できる同時ビット数についてＴＳ２５．３０６に記載されている制限で示されるデータ量を決して要しない場合がある。これらの場合、ＷＴＲＵまたはNode-Bが処理できなければならないデータ量につきより厳しい制限を設け、従って、第１インターリーババッファスタックのサイズの減少を許容する。
【００３２】
図３を参照すると、伝送されるべきデータブロックを有する６つのチャンネル、チャンネル１からチャンネル６がある。これらのチャンネルのＴＴＩは、揃っている。従って、これらは全てが共通チャンネルであるか、全てが専用チャンネルである。チャンネル１及び２のデータブロックは８０ｍｓのＴＴＩを持ち、チャンネル３のデータブロックは４０ｍｓのＴＴＩを持ち、チャンネル４のデータブロックは２０ｍｓのＴＴＩを持ち、チャンネル５及び６のデータブロックは１０ｍｓのＴＴＩを持っている。チャンネル１及び２のデータブロックは、最大のＴＴＩを有するため最初に第１領域１２ａにアロケートされ、第１領域１２ａは、メモリ１２のスタックの「最下」（つまり、ＬＩＦＯ処理の文脈で最初にアロケートされる位置）と指定される。次に、チャンネル３のデータブロックは、メモリ１２のスタックで領域１２ａに隣接した第２領域１２ｂにアロケートされる。チャンネル４のデータブロックは、第３領域１２ｃにアロケートされ、チャンネル５及び６のデータブロックは、メモリ１２のスタックの「最上部」（つまり、ＬＩＦＯ処理の文脈で最後にアロケートされる位置）である第４領域１２ｄにアロケートされる。ここでは、４つの領域１２ａから１２ｄが特に記載されているが、当産業における技能を有する当業者には、領域の数がいくつでも、多くても少なくても、実行可能であることが理解されるであろう。
【００３３】
データブロックは、メモリ１２のスタックのアロケートと逆の順番でアロケート解除される。同じＴＴＩを有するデータブロックは、まとめてグループ化され、メモリ１２のスタックの同じ領域に隣接してアロケートされ、メモリ１２のスタックから同時にアロケート解除される。図３に示されるように、メモリ１２のスタックの最上部には空間があり、利用可能な格納容量の１００％未満がこの例では利用されていることを示している。最悪の場合では、スタック格納容量の全てが利用される。
【００３４】
図４は、図３のトランスポートブロックがメモリ１２のスタックにアロケートされる際のトランスポートブロックの寿命を示している。より詳細には、図３は、図４のフレーム１４の間のメモリ１２のスタックのスナップショットである。図４の各ブロックは、特定のトランスポートチャンネルにアロケートされなければならないデータのＴＴＩ一つの長さを示している。チャンネル１及び２のトランスポートブロックはフレーム９で領域１２ａにアロケートされ、チャンネル３のトランスポートブロックはフレーム１３で領域１２ｂにアロケートされ、チャンネル４のトランスポートブロックはフレーム１３で領域１２ｃにアロケートされ、チャンネル５及び６のトランスポートブロックはフレーム１４で領域１２ｄにアロケートされている。チャンネル４，５及び６のデータは、同じ終了点（フレーム１４）を有し、フレーム１４の終わりでメモリ１２のスタックからアロケート解除される。このとき、これらのコンフィギュレーションが変わる、またはＴＴＩが２０ｍｓまたは１０ｍｓの新しいチャンネルが追加されることが可能である。ＴＴＩが４０ｍｓまたは８０ｍｓの新しいチャンネルがフレーム１５で始まることは、３ＧＰＰ ＴＤＤ及びＦＤＤ標準（ＴＳ２５．２２１及び２５．２２２）のＴＴＩ揃えルールに反するので、不可能である。
【００３５】
本発明は、第１インターリーバスタックの量を大幅に減少する。最小のオーバーヘッド追加処理で、スタック格納容量の大きな減少が達成される。第１インターリーババッファはＴＤＤ ＷＴＲＵで最大のスタックバッファであるため、これは重要である。１０ｍｓに到着し得るコード化されたデータの最大量の８倍の格納容量を要求するバッファの代わりに、本発明は１０ｍｓに到着し得るコード化されたデータの最大量の、せいぜい２倍の格納容量を要求する。
【００３６】
本発明は、共有チャンネルに対応し、如何なる組み合わせのトランスポートチャンネルにおけるトランスポートデータのアロケートにも対応する。ＤＣＩと共有チャンネルとの揃ったＴＴＩにおけるトランスポートビットの最大総数に比べ、共通チャンネルのトランスポートデータサイズと要求処理量とは非常に小さいため、ＷＴＲＵがたとえ共有チャンネルに対応していなくても、第１インターリーババッファスタック要求を約５０％減少することが可能である。共有及び共通チャンネル専用のスタックは、共有チャンネルが取り除かれると、劇的に小さくなる。共有チャンネルビットの最大同時受信可能数は、ＤＣＨビットの最大同時受信可能数に匹敵する。共有チャンネルへの対応を撤回すると、共通チャンネルビットの最大数を限定要因として使用することができる。共通チャンネルビットの最大数は、共有チャンネルビットの最大数よりももっと小さいことが予想されるため、スタックの共有／共通チャンネルの部分はサイズが減少する。
【００３７】
図５は、本発明に係る、スタックにデータをアロケートする方法ステップを含むプロセス５００のフローチャートである。ステップ５０５では、複数のＴｒＣＨからの複数のデータブロックが受信され、インターリーブされる。インターリーブされたデータは、メモリスタック（つまりバッファ）に格納される。メモリスタックにインターリーブされたデータを格納するとき、より大きいＴＴＩを有するデータブロックは、より小さいＴＴＩを有するデータブロックよりも先にアロケートされる（ステップ５１０）。格納されたデータブロックは、フレーム毎に読み込まれる。インターリーブされたデータブロックをアロケート解除する際には、より小さいＴＴＩを有するデータブロックがより大きいＴＴＩを有するデータブロックよりも先にアロケート解除される（ステップ５１５）。
【００３８】
本発明は好ましい実施形態を参照して図示及び記述されたが、当産業における技能を有する当業者には、ここで上述された発明の範囲を逸脱することなく形状及び詳細における様々な変更が可能であることが明らかである。
【図面の簡単な説明】
【００３９】
【図１】従来技術にかかる、典型的なデータブロックアロケーションを示す図である。
【図２】本発明にかかる第１インターリーバのブロック図である。
【図３】本発明にかかる、典型的なスタックのデータブロックのアロケーションを示す図である。
【図４】本発明にかかる、スタックに格納されたデータブロックを示す図である。
【図５】本発明にかかる、データをアロケートしアロケート解除する方法ステップを有するプロセスのフローチャートである。
【特許請求の範囲】
【請求項１】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除する方法であって、
（ａ）複数のデータブロックを受信及びインターリーブするステップであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有する、受信及びインターリーブステップと、
（ｂ）インターリーブされたデータブロックを各データブロックの指定されたＴＴＩに基づいて格納するステップであって、より大きいＴＴＩを有するデータブロックはより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にメモリスタックからアロケート解除される、格納ステップと
を有することを特徴とする方法。
【請求項２】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、メモリスタックの別々の領域に格納されることを特徴とする、請求項１に記載の方法。
【請求項３】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、メモリスタックの別々の領域に格納されることを特徴とする、請求項１に記載の方法。
【請求項４】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項１に記載の方法。
【請求項５】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項１に記載の方法。
【請求項６】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項１に記載の方法。
【請求項７】
同じＴＴＩを有するデータブロックはまとめてグループ化されることを特徴とする、請求項１に記載の方法。
【請求項８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケートするインターリーバであって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とするインターリーバ。
【請求項９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項８に記載のインターリーバ。
【請求項１０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項８に記載のインターリーバ。
【請求項１１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項８に記載のインターリーバ。
【請求項１２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項８に記載のインターリーバ。
【請求項１３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項８に記載のインターリーバ。
【請求項１４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項８に記載のインターリーバ。
【請求項１５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項８に記載のインターリーバ。
【請求項１６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項８に記載のインターリーバ。
【請求項１７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項８に記載のインターリーバ。
【請求項１８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除するワイヤレス伝送／受信ユニット（ＷＴＲＵ）であって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とするＷＴＲＵ。
【請求項１９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除する基地局であって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックの指定されたＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にメモリスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とする基地局。
【請求項２９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項２８に記載の基地局。
【請求項３０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項２８に記載の基地局。
【請求項３１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項２８に記載の基地局。
【請求項３２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項２８に記載の基地局。
【請求項３３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項２８に記載の基地局。
【請求項３４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項２８に記載の基地局。
【請求項３５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項２８に記載の基地局。
【請求項３６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項２８に記載の基地局。
【請求項３７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項２８に記載の基地局。
【請求項３８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除する集積回路（ＩＣ）であって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とするＩＣ。
【請求項３９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項３８に記載のＩＣ。
【請求項４０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項３８に記載のＩＣ。
【請求項４１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項３８に記載のＩＣ。
【請求項４２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項３８に記載のＩＣ。
【請求項４３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項２８に記載の基地局。
【請求項４４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項３８に記載のＩＣ。
【請求項４５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項３８に記載のＩＣ。
【請求項４６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項３８に記載のＩＣ。
【請求項４７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項３８に記載のＩＣ。
【請求項１】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除する方法であって、
（ａ）複数のデータブロックを受信及びインターリーブするステップであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有する、受信及びインターリーブステップと、
（ｂ）インターリーブされたデータブロックを各データブロックの指定されたＴＴＩに基づいて格納するステップであって、より大きいＴＴＩを有するデータブロックはより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にメモリスタックからアロケート解除される、格納ステップと
を有することを特徴とする方法。
【請求項２】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、メモリスタックの別々の領域に格納されることを特徴とする、請求項１に記載の方法。
【請求項３】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、メモリスタックの別々の領域に格納されることを特徴とする、請求項１に記載の方法。
【請求項４】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項１に記載の方法。
【請求項５】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項１に記載の方法。
【請求項６】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項１に記載の方法。
【請求項７】
同じＴＴＩを有するデータブロックはまとめてグループ化されることを特徴とする、請求項１に記載の方法。
【請求項８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケートするインターリーバであって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とするインターリーバ。
【請求項９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項８に記載のインターリーバ。
【請求項１０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項８に記載のインターリーバ。
【請求項１１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項８に記載のインターリーバ。
【請求項１２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項８に記載のインターリーバ。
【請求項１３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項８に記載のインターリーバ。
【請求項１４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項８に記載のインターリーバ。
【請求項１５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項８に記載のインターリーバ。
【請求項１６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項８に記載のインターリーバ。
【請求項１７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項８に記載のインターリーバ。
【請求項１８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除するワイヤレス伝送／受信ユニット（ＷＴＲＵ）であって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とするＷＴＲＵ。
【請求項１９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項１８に記載のＷＴＲＵ。
【請求項２８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除する基地局であって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックの指定されたＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にメモリスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とする基地局。
【請求項２９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項２８に記載の基地局。
【請求項３０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項２８に記載の基地局。
【請求項３１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項２８に記載の基地局。
【請求項３２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項２８に記載の基地局。
【請求項３３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項２８に記載の基地局。
【請求項３４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項２８に記載の基地局。
【請求項３５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項２８に記載の基地局。
【請求項３６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項２８に記載の基地局。
【請求項３７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項２８に記載の基地局。
【請求項３８】
ワイヤレス通信システムにおいて、メモリスタックに格納されたデータをアロケート及びアロケート解除する集積回路（ＩＣ）であって、
（ａ）複数のデータブロックを受信及びインターリーブするプロセッサであって、各データブロックは指定された伝送タイミングインターバル（ＴＴＩ）を有するプロセッサと、
（ｂ）メモリスタックを少なくとも一つ有するメモリであって、前記プロセッサはインターリーブされたデータブロックを各データブロックのＴＴＩに基づいて、より大きいＴＴＩを有するデータブロックがより小さいＴＴＩを有するデータブロックよりも先にメモリスタックにアロケートされかつ後にスタックからアロケート解除されるよう、メモリスタックに格納するメモリと
を備えたことを特徴とするＩＣ。
【請求項３９】
専用チャンネルから受信されたデータブロックと共通／共有チャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項３８に記載のＩＣ。
【請求項４０】
アップリンクチャンネルから受信されたデータブロックとダウンリンクチャンネルから受信されたデータブロックとは、前記メモリスタックの別々の領域に格納されることを特徴とする、請求項３８に記載のＩＣ。
【請求項４１】
各データブロックは、特定のトランスポートチャンネル（ＴｒＣＨ）にアロケートされることを特徴とする、請求項３８に記載のＩＣ。
【請求項４２】
前記ワイヤレス通信システムは、時分割複信（ＴＤＤ）通信システムであることを特徴とする、請求項３８に記載のＩＣ。
【請求項４３】
前記ワイヤレス通信システムは、周波数分割複信（ＦＤＤ）通信システムであることを特徴とする、請求項２８に記載の基地局。
【請求項４４】
同じＴＴＩを有するデータブロックはまとめてグループ化され揃えられることを特徴とする、請求項３８に記載のＩＣ。
【請求項４５】
前記メモリは、共通／共有アップリンクチャンネル用の第１メモリスタックと、専用アップリンクチャンネル用の第２メモリスタックと、共通／共有ダウンリンクチャンネル用の第３メモリスタックと、専用ダウンリンクチャンネル用の第４メモリスタックとを備えたことを特徴とする、請求項３８に記載のＩＣ。
【請求項４６】
前記メモリは、書き込み及び読み込み操作をそれぞれ行うため前記メモリスタック中のセグメントの位置を示すために用いられる書き込みポインタ（ＷＰ）及び読み込みポインタ（ＲＰ）を備えたことを特徴とする、請求項３８に記載のＩＣ。
【請求項４７】
データブロックが前記プロセッサによって受信されるに従い、前記メモリスタックはトランスポートチャンネルのＴＴＩの各フレームに８フレームまでアロケートされることを特徴とする、請求項３８に記載のＩＣ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２００７−５３７６７３（Ｐ２００７−５３７６７３Ａ）
【公表日】平成１９年１２月２０日（２００７．１２．２０）
【国際特許分類】
【出願番号】特願２００７−５１３１９４（Ｐ２００７−５１３１９４）
【出願日】平成１７年５月３日（２００５．５．３）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１５１７３
【国際公開番号】ＷＯ２００５／１１４８６５
【国際公開日】平成１７年１２月１日（２００５．１２．１）
【出願人】（５９６００８６２２）インターデイジタル テクノロジー コーポレーション (871)
【Ｆターム（参考）】
【公表日】平成１９年１２月２０日（２００７．１２．２０）
【国際特許分類】
【出願日】平成１７年５月３日（２００５．５．３）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０１５１７３
【国際公開番号】ＷＯ２００５／１１４８６５
【国際公開日】平成１７年１２月１日（２００５．１２．１）
【出願人】（５９６００８６２２）インターデイジタル テクノロジー コーポレーション (871)
【Ｆターム（参考）】
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