メモリ性能を改善する方法および装置
本発明の実施例に従ったメモリ性能を改善する装置および方法が提供される。本方法は、破壊読取り動作および書戻し動作を含む読取りサイクルを実行することを含むが、ここで、破壊読取り動作は、メモリの第１メモリ・セルから情報を読取ることを含み、また、書戻し動作は、第１メモリ・セルから読取られた情報をメモリの第２メモリ・セルに書き込むことを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ性能を改善する方法および装置に関する。
【背景技術】
【０００２】
いくつかのメモリでは、読取りサイクルを実行する、すなわち、メモリ内の位置から情報を読み取るために、数ミリ秒または数マイクロ秒を要することがある。読取りサイクルを実行するために要する時間を短縮することは、秒当たりのメモリ動作の改善と置き換えて評価できるほどメモリ性能を改善することができる。メモリ性能を改善するために、システム設計者は、メモリを読み取るための代替方法を絶えず探求している。
【０００３】
したがって、メモリから情報を読み取る代替方法に対して絶え間ない要求がある。
【発明の開示】
【０００４】
本発明に関する主題は、明細書に添付した請求項において特に指摘され明確にクレームされる。しかしながら、本発明は、その目的、機能、および利点と共に、オペレーションの構成および方法の両方に関して、以下の詳細な説明を添付図面と合わせて読むことにより、最も良く理解することができる。
【０００５】
図面を単純化および明瞭化するために、図中に示された要素は、必ずしも同じ寸法で図示されていないことが理解されるであろう。例えば、いくつかの要素の寸法は、明瞭化するために他の要素に比べて拡大される。さらに、適切であると考えられる場合には、参照番号は、対応または類似する要素を示すために図中で繰り返される。
【０００６】
以下の詳細な説明では、本発明についての完全な理解を提供するために、多くの特定の詳細事項が記述される。しかしながら、当業者は、本発明がこれらの特定の詳細事項の範囲を越えて実施可能であることを理解するであろう。また、例えば、周知の方法、手順、コンポーネント、および回路については、本発明を不明瞭にしないために詳細には記述されない。
【０００７】
以下の記述および請求項において、用語「含む」および「構成する」がそれらの派生語と共に用いられるが、互いに同義語として扱うと解される。さらに、以下の記述および請求項において、用語「結合された」、「接続された」がそれらの派生語と共に用いられる。これらの用語は、互いに同義語であるとは解さないと理解すべきである。特定の実施例において、「接続された」は、２つ以上の要素が互いに直接に物理的電気的に接触していることを示すために使用される。「結合された」もまた、２つ以上の要素が直接に物理的電気的に接触していることを意味する。しかしながら、「結合された」は、さらに、２つ以上の要素が互いに直接に接触していないが、互いに働き合うこと、または作用し合うことを意味する。
【０００８】
以下の説明および請求項において、用語「データ」は、データおよび命令の両方を称するために使用される。さらに、用語「情報」は、データおよび命令を称するために使用される。
【０００９】
図１は、本発明の実施例において使用される強誘電体メモリ・セル１０の一部を示す図である。強誘電体メモリは、一定の材料の強誘電体の振る舞いを利用した不揮発性メモリの一種であり、電力が無いときでさえ、正負の分極を形成してメモリ装置内のデータを保持する。強誘電体材料１６は、同一方向を向いた電気的な双極子の一定の磁区(domain)を含み、外部から課された電力によって妨害されない限り、それらの方向を保持し続ける。材料の分極は、これらの磁区が整列する範囲を特徴づける。分極は、十分な強度および極性を有する電界の印加によって反転させることが可能である。
【００１０】
強誘電体材料１６は、強誘電体高分子分極可能材料であり、強誘電体分極可能材料または双極子強誘電体材料とも呼ばれる。多くの実施例では、強誘電体高分子材料は、ポリフッ化ビニル、ポリフッ化エチレン、ポリ塩化ビニル、ポリ塩化エチレン、ポリアクリロニトリル、ポリアミド、これらの共重合体、またはこれらの組合せを含む。強誘電体材料の他の例では、強誘電体酸化物材料を含む。
【００１１】
分極Ｐを有する強誘電体材料１６は、導電性のワード・ライン２０と導電性のビット・ライン２２との間に位置する。ワード・ライン（ＷＬ）とビット・ライン（ＢＬ）との間に電位（電圧）を印加することによって、電界が強誘電体セルに印加され、強誘電体材料の分極に変化がもたらされる。
【００１２】
図２は、図１の強誘電体セルの分極対電圧特性を理想的に示す、単純化したヒステリシス曲線２４である。十分に大きい正の電圧（例えば、Ｖbitline−Ｖwordline ＞０）（例えば、ここではＶｓで示す）がセルに印加されたとき、セル内の全ての磁区は、可能な限り全て正の方角に整列させられ、分極Ｐは曲線上の点２５で飽和分極Ｐｓａｔに達する。全ての磁区は、すでに、ワード・ラインとビット・ラインとの間の電圧によって生成された電界の方向に可能な限り整列しているので、電圧をさらに印加しても、それ以上分極は進まない。一例において、正の電圧は、ビット・ライン２２に対して例えば約９ボルトのＶｓを印加し、ワード・ライン２０に対して約０ボルトを印加することによって印加される。他の例では、２つの０でない正の電圧がビット・ライン２２およびワード・ライン２０に印加され、材料１６の両端で正の電圧を生成する。
【００１３】
その後、電圧が０まで減少した（経路３２に沿って点２１に到達した）とき、いくつかの磁区はそれらの方向を切り替える（回転、フリップ、反転とも称する）が、ほとんどの磁区はそれらの方向を維持する。したがって、強誘電体材料は、残留分極(remnant polarization)Ｐｒを維持する。
【００１４】
その後、十分に大きい負の電圧（例えば、ここでは−Ｖｓで示す）が、ビット・ライン２２に対するワード・ライン２０に印加されるとき（経路３４に沿ってポイント２７へ）、全ての磁区はそれらの方向を切り替えさせられ、分極は負の飽和水準−Ｐｓａｔに達する。この負の電圧を除去することによって（経路３６に沿ってポイント２３へ）、いくつかの磁区が切り替わり、セル分極は負の残留分極−Ｐｒに達し、再び妨害されるまでその状態を維持する。正の電圧Ｖｓが再びセルに印加されたとき（経路３０に沿ってポイント２５へ）、磁区は再びそれらの方向を切り替え、セルは正の飽和分極Ｐｓａｔの状態になる。
【００１５】
データ格納の目的のために、強誘電体セル１０は、（好ましくはＰｒで）分極Ｐが正のとき論理「０」状態であり、（好ましくは−Ｐｒで）分極が負のとき論理「１」状態であると考えられる。正負の分極に対する論理「１」または論理「０」の割り当ては任意であり、他の実施例では、逆に使用されてもよい。
【００１６】
磁区の極性を切り替えるために一定量の電荷が必要なので、分極が図２のＰ軸に沿って移動すればするほど、より多くの磁区が切り替えられ、より多くの電荷が必要となる。したがって、点２３の論理１状態から点２５の論理０状態まで遷移は、実質的な電荷放出を伴うが、点２１から点２５までの遷移（状態変化はない）は、電荷放出をほとんど伴わない。
【００１７】
電荷放出におけるこの差異は、強誘電体セルの「破壊(destructive)」読取りのための基本原理を提供する。いくつかのメモリ格納技術では、メモリ位置からデータ読み取る動作によって、データが破壊されることがある。これは時に破壊読取り動作と呼ばれ、使用される格納媒体のタイプ、またはメモリシステムがどのように設計されているかに起因する。例えば、いくつかの不揮発性メモリは破壊読取り動作を有する。特定のメモリ位置内のデータの破壊は、メモリ位置を消去すること、クリアすること、リセットすること、および／または上書きすることを含む。そのようなメモリ装置では、データ読取りは、非破壊読取りメモリ装置内で動作するために、読取り後に再度書き込まれる。
【００１８】
一例において、破壊読取りを実行するために、分極を切り替えるのに十分な負の電圧がセル１０に印加され、一方でセルから放出された電荷が観察される。電荷放出が大きい場合は、セルが論理０であったことを示すのに対し、電荷放出がほとんど無いか、全く無い場合は、セルが論理１であったことを示す。セルは、読取り動作の前の状態にかかわらず、１状態で終了する。したがって、０状態であったセルは、さらにデータ保持が必要な場合は、その後に０として再度書き込まれなければならない。
【００１９】
さらに、強誘電体材料は反発力を示し、強誘電体セルは、小さな妨害があったとしても残留分極に戻ることができる。例えば、強誘電体セルについて１状態の格納条件である仮定した場合、ヒステリシス曲線２４の残留分極位置２３によって表わされるように、Ｖｓ／３の小さな電圧妨害は、経路３８に沿って小さな分極シフト４０を提供する。しかしながら、一旦電圧が除去されると、ヒステリシス曲線２４の帰路３９によって示されるように、強誘電体セルの磁区は、その方向をセルの全体的な磁区の方向へ再度整列する。
【００２０】
図３は、本発明の実施例に従った強誘電体メモリ装置４０を示すブロック図である。メモリ装置４０は、ビット・ライン４８と交差するワード・ライン４６を有する交差点受動マトリックス・メモリ・アレイ４２を含む。強誘電体材料、例えば強誘電体高分子材料がワード・ラインとビット・ラインとの間に配置され、ワード・ラインとビット・ラインの交差点で強誘電体セルを形成する。例えば、図１で示されるような強誘電体セル１０は、図３ではワード・ライン２０とビット・ライン２２の交差点に位置する。この例において、セル１０は、読取りのために選択された特定のセルを識別するので、「能動(active)」と称される。能動セルに結合されたワード・ラインは、能動ワード・ライン（ＡＷＬ）として識別されるが、残りのワード・ラインは受動ワード・ライン（ＰＷＬ）である。同様に、能動セルに結合されたビット・ラインは、能動ビット・ライン（ＡＢＬ）として識別されるが、残りのビット・ラインは受動ビット・ライン（ＰＢＬ）である。受動ワード・ラインおよびビット・ラインは、非選択(unselected)ワード・ラインおよびビット・ラインとも呼ばれる。能動ワード・ラインおよびビット・ラインは、選択(selected)、アドレス指定(addressed)、または目標(target)ワード・ラインおよびビット・ラインとも呼ばれる。
【００２１】
能動セルを読み取るとき、読取りまたは切替えレベル電圧（−Ｖｓ）が能動ビット・ライン２２に印加される。読取りレベル電圧は、（Ｖbitline−Ｖwordline）として定義され、かつ、能動セル１０の分極反転をもたらすのに十分な大きさを有する。したがって、能動セルは破壊的に読み取られ、そこでは、読取りレベル電圧の印加によってセルの分極状態が切り替わる。分極反転後に格納データを復元するために、データは、能動セルに書き戻される。いくつかの実施例では、メモリ・アレイ４２はサブアレイに分割または区分され、以下で述べるように、読取りサイクル中にデータが他のメモリ・セルに書き戻される。
【００２２】
読取り中に、受動ビット・ラインおよび受動ワード・ラインは、受動強誘電体セルの両端に静止レベルの電界を提供する電圧で駆動される。静止レベル電圧は、強誘電体セルの反発能力に従って決定され、そこでセルの分極妨害が復元領域内で維持される。例えば、本発明の一実施例に従って、静止レベルが切替えレベル電圧の１／３を超えない大きさに設定される。
【００２３】
再び図３に関し、ワード・ライン４６は、行デコーダ・ブロック５０によって駆動されるが、それは、制御回路５４からの多様な制御およびバッファされたアドレス信号５６に応答して、能動ワード・ラインとしてどのワード・ラインを駆動させるか、および、受動ワード・ラインとしてどれを駆動させるかを選択する。ビット・ライン４８は、列デコーダ・ブロック５２によって駆動または検出されるが、それは、制御回路からの多様な制御およびバッファされたアドレス信号５８に応答して、能動ビット・ラインとしてどのビット・ラインを駆動させるか、および、受動ビット・ラインとしてどれを駆動させるかを選択する。列デコーダ・ブロック５２は、さらに、能動強誘電体セルの読取りを促進するために１つ以上のセンスアンプを含み、出力データ６４を提供する。
【００２４】
制御回路５４は、装置の外部からのアドレス信号６０および制御信号６２に応答してメモリ装置４０の全体的な動作を制御するために、例えばアドレス・バッファ、読取りシーケンサ、データ・サンプリング回路、またはこれらと同種のもののような多様なコンポーネントのいくつかまたは全てを含む。
【００２５】
行デコーダ・ブロック５０は、メモリ装置内で使用される特別なアーキテクチャのために要求されるような、例えば行デコーダ、ワード・ライン・ドライバ、マルチプレクサ、低圧−高圧電圧変換器等のような多様なコンポーネントを含む。例えば、メモリ・アレイ４２がサブアレイに分割される場合、サブアレイ間のワード・ライン駆動信号を切り替えるためにマルチプレクが使用される。列デコーダ・ブロック５２は、列デコーダ、ビット・ライン・ドライバ、マルチプレクサ、センスアンプ、書込みドライバ等の多様な組合せを含む。
【００２６】
制御回路、行デコーダ・ブロック、および列デコーダ・ブロックがまとまって周辺回路４４を形成し、メモリ・アレイ４２を外界に接続する。しかしながら、図３のシステムは一例に過ぎず、本発明の原理から逸脱しない限り多様な配列の周辺回路を使用することができる。
【００２７】
以上で述べられたように、強誘電体高分子メモリは、２方向のうちの１つに高分子フィルム内の電気双極子を分極することにより情報を格納する。一実施例において、分極は、分極可能な材料である高分子メモリ材料の両端に、指定された駆動電圧、例えばＶｓを印加することにより「反転(flip)」される。正のＶｓは、一方角に分極を反転させ、また、負の電圧は、反対方向に分極を反転させる。メモリ・セルの分極状態を切り替えるのに十分な−Ｖｓの駆動電圧は、読取り電圧と呼ばれ、またＶｓは、書込み電圧と呼ばれることがあるが、本発明の範囲はこの点に制限されない。
【００２８】
情報を書き込むために、書込みサイクルは、消去動作、および、おそらくそれに続く、メモリ・セル内の所望の論理状態に基づく書込み動作を含む。消去動作は、一方角に材料を分極する。すなわち、材料を指定された、または所望の論理状態（例えば、論理「１」を格納する）に置く。その後の時点で、メモリ・セルに格納された論理状態は、論理「１」のまま残ってもよく、あるいは選択的に、消去動作中に印加された電圧と比べて極性が反対の電圧をメモリ・セルの両端に印加するという書込み動作を実行することによって、論理「０」を格納するために切り替えられてもよい。
【００２９】
上述のように、読取りは破壊的である。破壊読取りメモリから情報を読み取るために、読取りサイクルは、破壊読取り動作、およびそれに続く書戻し動作を含む。メモリの特定の物理アドレスに格納された情報は破壊読取り動作中に失われることがあるので、それを復元するために情報がメモリに書き戻される。破壊読取り動作は、一方角に材料を分極する、すなわち、指定された、または所望された論理状態（例えば、論理「１」を格納する）に材料を置く。その後の時点において、メモリ・セルに格納された論理状態は、論理「１」のまま残ってもよく、あるいは選択的に、破壊読取り動作中に印加された電圧と比べて極性が反対の電圧をメモリ・セルの両端に印加するという書戻し動作を実行することによって、論理「０」を格納するために切り替えられてもよい。従って、書込みサイクルの書込み動作は、読取りサイクルの書戻し動作に類似する。
【００３０】
一例において、要求された(requested)アドレスから読み取られた情報が同一アドレスに書き戻された場合、選択メモリ・セルと同一のワード・ラインまたはビット・ラインを共有している隣接する非選択セルは、隣接する選択メモリ・セルが書き込まれたときに、Ｖｓ／３の「妨害」を経験する。
【００３１】
強誘電体高分子メモリにおいて、分極の「反転」直後の時間に妨害電圧を与えられた場合、高分子メモリ・セルは分極を喪失することがある。これは、例えば、読取り後に同一セルに書き込むとき、あるいは、１つのセルへの書込み後に隣接するセルに書き込むときに発生する。図７および図８の方法に関して以下で示すように、分極の変化を回避するために、遅延または休止が、高分子メモリに読み書きする間に用いられる。遅延は、反転と妨害との間の時間を延長することによって、データの損失を回避する。
【００３２】
用いられる遅延時間量は、各メモリ・セルの高分子材料に結合された電極材料（図示せず）に依存する。２つのメモリ動作が比較的短い時間内に実行される場合、電極材料と高分子メモリ材料との相互作用によって、メモリ・セル内の分極が妨害される結果となる。
【００３３】
図４は、本発明の一実施例に従って、破壊読取りメモリに格納された情報を読み取る方法７００を示すフローチャートである。方法７００は、メモリ内の要求されたアドレスまたは位置から情報を読み取る要求を受け取ることから始まる（ブロック７１０）。例えば、図３の制御回路５４は、メモリ・アレイ４２内の要求されたアドレスから情報を読み取る要求を受け取る。
【００３４】
一実施例において、メモリの総記憶容量は、少なくとも２つの別々のアドレス可能なメモリ・セグメントに分割される。これらのセグメントもまた、アレイまたは領域と呼ばれることがあり、互いに物理的に分離されている。
【００３５】
図４に戻り、読取り要求を受け取った後、要求されたアドレスが、最後または最近のメモリ動作と同一のメモリ・セグメント内にあるかどうかが判断される（判断ブロック７２０）。メモリ動作とは、読取り、書込み、または消去動作であるが、本発明の範囲はこの点に制限されない。消去動作は、読取りサイクルまたは書込みサイクルの一部であってもよい。
【００３６】
要求されたアドレスが、最後のメモリ動作と同一のメモリ・セグメント内にあると判断された場合、遅延動作が実行される（ブロック７３０）。一例において、先のメモリ動作が実行された後の予め定められた時間量の間、要求されたアドレスからの情報の読取りを遅延させるために、タイマまたはカウンタが使用される。予め定められた時間量が経過した後、情報は要求されたアドレスから破壊的に読み取られる（ブロック７４０）。一例において、１００マイクロ秒の遅延が、同一セグメント内のメモリ動作間に用いられる。
【００３７】
要求されたアドレスが、最後のメモリ動作と同一のメモリ・セグメントに無い場合、要求されたアドレスからの情報の破壊読取りは、遅延なく直ちに実行される（ブロック７４０）。例えば、要求されたアドレスが同一のメモリ・セグメント内に無いと判断された後、要求されたアドレスからの情報の読取りは連続するクロック・サイクル中に実行される。
【００３８】
要求されたアドレスから情報が破壊的に読み取られた後、空白位置が他のセグメント内、すなわち、要求されたアドレスが位置するセグメント以外のセグメント内に存在するかどうかが判断される（判断ブロック７５０）。空白位置が他のセグメントに存在しない場合、遅延動作が実行される（ブロック７６０）。空白位置とは、消去動作または破壊読取り動作のいずれかによって以前に消去された位置をいう。一例では、１００マイクロ秒の遅延が、同一セグメント内のメモリ動作間に用いられるが、本発明の範囲はこの点に制限されていない。予め定められた時間量が経過した後、情報は、同一セグメント内の要求されたアドレスに書き戻される（ブロック７７０）。
【００３９】
空白位置が他のセグメント内に存在する場合、書戻し動作は、要求されたアドレスから読み取られた情報を他のセグメント内の空白位置へ書き戻すことを含む（ブロック７８０）。同一セグメントではなく、メモリの他のセグメントへ情報を書き込むことによって、遅延動作が回避されてメモリ性能が改善される。「漏洩(sneak)」電流は、残余電流とも称され、書込み後にセグメント内で流れ、後続の読取りに干渉する。書戻し動作の間に同一セグメントではなく他のセグメントに情報を書き込むことによって、「漏洩」電流問題を解決することができる。さらに、書戻し動作中に情報を新しい位置に移動させることによって、頻繁にアクセスされる情報はチップ内を移動し、それによって、メモリの摩耗パターンを平均化または均等化する。これによって、メモリの寿命が伸びる。要約すると、方法７００は、より速い動作、漏洩電流の減少、および摩耗パターンの均等化を可能にし、それによって、破壊読取りメモリの速度、信頼性、および寿命を改善する。
【００４０】
一実施例において、高分子メモリの総記憶容量は、３２個の個別のアドレス可能なセグメント内に配置される。セグメントは、一度に１個が能動化されるので、書込み中は、能動セグメント内のアドレス指定されていないセルだけがＶｓ／３妨害を経験する。他の３１個のセグメント内のセルはこれを経験しない。かかるセグメンテーションがなければ、読取りは、読取り＋書戻しから構成され、これらの両方が能動である同一アドレスを有する。したがって、能動セグメントのセルは、「妨害(disturb)」に対して脆弱である。メモリをセグメントすることによって、読取りおよび書戻し動作は、（休止を伴うように）時間的にではなく、アドレス空間内で空間的に分離される。これは、１つのアドレスを読み取り、他のセグメント内の空白位置へ書き戻すことによって遂行される。データは失われず、メモリ内の他のセグメントに移される。書戻し動作は、破壊読取り動作とは異なるセグメントに対して行われるので、読取りの間に反転したセルは書戻しによって妨害されない。したがって、より速い速度またはメモリアクセス時間が、メモリ「妨害」無しに達成される。
【００４１】
図５は、本発明の１つの実施例に従った、メモリに情報を書き込む方法８００を示すフローチャートである。方法８００は、メモリ内の目標アドレスまたは位置に情報を書き込む要求を受け取ることから始まる（ブロック８１０）。例えば、図３の制御回路５４は、メモリ・アレイ４２内の目標アドレスに情報を書き込む要求を受け取る。
【００４２】
一実施例において、メモリの総記憶容量は、少なくとも２つの別々のアドレス可能なメモリ・セグメントに分割される。多様な実施例では、少なくとも２つのメモリ・セグメント内へのメモリのセグメンテーションは、デコード回路を使用し、および／または、１つ以上の電圧源を使用して、物理的にワード・ラインとビット・ラインを分離することにより達成される。
【００４３】
書込み要求を受け取った後、目標アドレスが、最後または最近のメモリ動作と同一のメモリ・セグメント内にあるかどうかを判断する（判断ブロック８２０）。目標アドレスが、最後のメモリ動作と同じメモリ・セグメント内にあると判断された場合、遅延動作が行なわれる（ブロック８３０）。一例において、先のメモリ動作が実行された後の予め定められた時間量の間、要求されたアドレスからの情報の書込みを遅延させるために、タイマまたはカウンタが使用される。
【００４４】
予め定められた時間量が経過した後、目標アドレスは消去される（ブロック８４０）。一例において、１００マイクロ秒の遅延が、同一セグメント内のメモリ動作間で用いられる。目標アドレスが、最後のメモリ動作と同一のメモリ・セグメントに無い場合、目標アドレスの消去は遅延なく直ちに行なわれる（ブロック８４０）。
【００４５】
目標アドレスが消去された後、空白位置が他のセグメント内、すなわち、目標アドレスが位置するセグメント以外のセグメント内に存在するかどうかが判断される（判断ブロック８５０）。空白位置が他のセグメント内に存在しない場合、遅延動作が実行される（ブロック８６０）。遅延動作の後、書込み要求を満たすために、情報は、同一セグメント内の目標アドレスに書き込まれる（ブロック８７０）。
【００４６】
いくつかの実施例では、消去および破壊読取り動作の両方は、一方角に材料を分極する、すなわち、指定された論理状態（例えば、論理「１」を格納する）に材料を置く。その後の時点では、メモリ・セルは論理「１」のまま残る場合もあるし、あるいは、書戻し動作または書込み動作を実行することにより、論理「０」に選択的に変更される場合もある。
【００４７】
空白位置が他のセグメント内に存在する場合、書込み要求を満たすために、情報は他のセグメント内の空白位置に書き込まれる（ブロック８８０）。消去動作後に、同一セグメントではなくメモリの他のセグメント内に情報を書き込むことによって、遅延動作が回避されてメモリ性能が改善される。
【００４８】
一般に、上述された実施例は、少なくとも２つのメモリ・セグメントにメモリを分割し、例えば破壊読取り動作または消去動作のいずれかによって１つのセグメント内に空白を作成し、そして他のメモリ・セグメント内で書込みまたは書戻し動作を実行することによって、非選択セル内のメモリ妨害を減少するとともに、メモリ性能を改善する方法を提供する。セグメントの数を増加させることによって、遅延動作を実行する必要性は少なくなるであろう。例えば、３２個の物理的に分離されたメモリ・セグメントを有するメモリでは、遅延動作が用いられる機会は４％（３２回に１回）よりも低い。
【００４９】
一実施例において、要求されたアドレスからの読取りは、アレイの行内の全メモリ・セルを読み取ることを含む。これは、読取りパルスを単一のワード・ラインに印加し、かつ、アレイの全てのビット・ラインに０ボルトを印加することにより遂行される。同様に、メモリ・セルは、アレイの幅全体に書き込むことによって書き込まれるが、それはアレイの行内の全てのメモリ・セルに書き込むことを意味する。一実施例において、アレイのサイズは５１２バイトであるが、本発明の範囲はこの点に制限されない。
【００５０】
図６は、本発明の実施例に従った計算機システム９００のブロック図である。図６で示されるように、一実施例において、計算機システム９００は、プロセッサ９１０、メモリ制御器９２０、キャッシュ・メモリ９３０、および大容量格納装置９４０を含む。
【００５１】
プロセッサ９１０は、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ゲート・アレイ（ＰＧＡ）、またはこれらと同種のもののような、汎用または特別目的のプロセッサである。
【００５２】
一実施例において、キャッシュ・メモリ９３０は、図３に関して上述したようなメモリ４０を含む。さらに、様々な実施例では、計算機システム９００は、前述の方法７００（図４）および／または方法８００（図５）を実行するために適合される。
【００５３】
一実施例において、キャッシュ・メモリ９３０は、大容量格納装置９４０のための情報をキャッシュするために適合された比較的大きな不揮発性のディスク・キャッシュ・メモリである。例えば、キャッシュ・メモリ９３０は、強誘電体高分子メモリである。方法７００または８００を実行するために、キャッシュ・メモリ９３０は少なくとも２つのメモリ・セグメントに分割される。大容量格納装置９４０は、例えば、少なくとも約１ギガバイトの格納容量を有するディスク・メモリのような大容量格納装置である。大容量格納装置９４０は、電気機械的なハードディスク・メモリ、光ディスク・メモリ、または磁気ディスク装置であるが、本発明の範囲はこの点に制限されていない。一実施例において、キャッシュ・メモリ９３０は、少なくとも約５００メガバイトの記憶容量を有し、強誘電体メモリ・セルを含むが、ここでは、各セルは少なくとも２つの導電性ライン間に位置する強誘電体高分子材料を含む。強誘電体高分子材料は、強誘電体分極可能材料である。様々な実施例では、強誘電体高分子材料は、ポリフッ化ビニル、ポリフッ化エチレン、ポリ塩化ビニル、ポリ塩化エチレン、ポリアクリロニトリル、ポリアミド、それらの共高分子、またはそれらの組合せを含む。
【００５４】
代替実施例では、キャッシュ・メモリ９３０は、例えば抵抗変化高分子メモリのような他のタイプのプラスチック・メモリである。本実施例では、プラスチック・メモリは、アドレス行列のノードにおいて挟まれた高分子メモリ材料のフィルムを含む。任意のノードでの抵抗は、高分子メモリ材料の両端に電位を印加することによって、数百オームから数メグオームまで変更され、高分子材料のを通って正負の電流が与えられ、高分子材料の抵抗が変更される。潜在的に、異なる抵抗レベルは、１つのセル毎にいくつかのビットを格納し、また、データ密度は、フィルムを積み重ねることによってさらに増加させることができる。
【００５５】
以上で述べたように、方法、装置、およびシステムが、メモリ妨害を減少し、かつメモリ性能を改善するために提供された。一実施例において、本方法は、メモリ内で読取りサイクルを実行することを含み、読取りサイクルは、破壊読取り動作および書戻し動作を含む。メモリは、不揮発性の強誘電体高分子メモリであるが、本発明の範囲はこの点で制限されない。破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取ることを含み、また、書戻し動作は、第２メモリ・セルが利用可能である場合、例えば消去され、または空白である場合に、第１メモリ・セルから読み取られた情報をメモリの第２メモリ・セルに書き込むことを含む。第１メモリ・セルは、メモリの第１セグメント内に位置し、また、第２メモリ・セルは、第１セグメントから物理的に分離されたメモリの他のセグメントに位置する。本方法は、さらに、第２メモリ・セルが空白でない場合に、予め定められた時間量が経過した後、第１メモリ・セルから読み取られた情報を第１メモリ・セルに書き戻すことを含む。
【００５６】
本方法は、さらに、第１メモリ・セルに対する他のメモリ動作が破壊読取り動作に連続する場合は、予め定められた時間量の間、第１メモリ・セルへの書込みまたは第１メモリ・セルから読取りを遅延させること含む。他のメモリ動作は消去動作であり、これは、負の極性を有し、かつ、第１メモリ・セルの分極を切り替えるのに十分な電圧を第１のメモリ・セルの両端に印加し、メモリ・セルを消去して、例えば論理「１」論理値を格納することを含む。あるいは、他のメモリ動作は書込み動作であり、これは、第１メモリ・セルの両端に正の電圧を印加し、メモリ・セルをプログラムして、論理「０」値を格納することを含む。
【００５７】
他の実施例において、本方法は、強誘電体高分子メモリ内の第１位置に情報を書き込むための要求を受け取ることを含む。本方法は、さらに、強誘電体高分子メモリ内の第２位置にのみ情報を書き込み、第２位置が利用可能である場合は、要求に応答して第１位置に情報を書き込まないことを含む。第１位置は、強誘電体高分子メモリの第１アレイにあり、また、第２位置は、強誘電体高分子メモリの第２アレイにあり、そこでは第１アレイは第２アレイから物理的に分離される。強誘電体高分子メモリは、破壊読取りディスク・キャッシュ・メモリであるが、本発明の範囲はこの点に制限されない。
【００５８】
他の実施例では、本装置は、少なくとも２つのメモリ・アレイ、およびメモリに結合された読取り回路またはメモリ制御器を有するメモリを含み、破壊読取り動作および書戻し動作を含む読取りサイクルを実行し、そこでは、破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取ることを含み、また、書戻し動作は、第１メモリ・セルから読み取った情報をメモリの第２メモリ・セルに書き込むことを含む。読取り回路は、上述の周辺回路４４（図３）またはメモリ制御器９２０の一部である。
【００５９】
本装置のメモリは、強誘電体高分子メモリ、強誘電体酸化物メモリ、または他の強誘電体メモリであるが、本発明の範囲はこの点に制限されない。代替実施例では、メモリは非強誘電体メモリであってもよい。メモリは、少なくとも２つのメモリ・アレイを含み、そこでは、各メモリ・アレイは、電極の層間に位置する強誘電体特性を有する強誘電体高分子材料の層を含む強誘電体メモリ・セルを含む。
【００６０】
本発明の一定の機能がここに図示され記述されたが、当業者であれば、多くの修正、代替、変更、および均等物を想起するであろう。したがって、添付の請求項は、本発明の精神から逸脱しない限り、このような修正および変更の全てを包含することを意図するものであると理解される。
【図面の簡単な説明】
【００６１】
【図１】強誘電体メモリ・セルの一部を示す図である。
【図２】強誘電体セルの分極対電圧特性を示すグラフである。
【図３】強誘電体メモリ装置のブロック図である。
【図４】本発明の一実施例に従った、破壊読取りメモリに格納された情報を読み取る方法を示すフローチャートである。
【図５】本発明の一実施例に従ったメモリに情報を書き込む方法を示すフローチャートである。
【図６】本発明の実施例に従った計算機システムの一部を示すブロック図である。
【技術分野】
【０００１】
本発明は、メモリ性能を改善する方法および装置に関する。
【背景技術】
【０００２】
いくつかのメモリでは、読取りサイクルを実行する、すなわち、メモリ内の位置から情報を読み取るために、数ミリ秒または数マイクロ秒を要することがある。読取りサイクルを実行するために要する時間を短縮することは、秒当たりのメモリ動作の改善と置き換えて評価できるほどメモリ性能を改善することができる。メモリ性能を改善するために、システム設計者は、メモリを読み取るための代替方法を絶えず探求している。
【０００３】
したがって、メモリから情報を読み取る代替方法に対して絶え間ない要求がある。
【発明の開示】
【０００４】
本発明に関する主題は、明細書に添付した請求項において特に指摘され明確にクレームされる。しかしながら、本発明は、その目的、機能、および利点と共に、オペレーションの構成および方法の両方に関して、以下の詳細な説明を添付図面と合わせて読むことにより、最も良く理解することができる。
【０００５】
図面を単純化および明瞭化するために、図中に示された要素は、必ずしも同じ寸法で図示されていないことが理解されるであろう。例えば、いくつかの要素の寸法は、明瞭化するために他の要素に比べて拡大される。さらに、適切であると考えられる場合には、参照番号は、対応または類似する要素を示すために図中で繰り返される。
【０００６】
以下の詳細な説明では、本発明についての完全な理解を提供するために、多くの特定の詳細事項が記述される。しかしながら、当業者は、本発明がこれらの特定の詳細事項の範囲を越えて実施可能であることを理解するであろう。また、例えば、周知の方法、手順、コンポーネント、および回路については、本発明を不明瞭にしないために詳細には記述されない。
【０００７】
以下の記述および請求項において、用語「含む」および「構成する」がそれらの派生語と共に用いられるが、互いに同義語として扱うと解される。さらに、以下の記述および請求項において、用語「結合された」、「接続された」がそれらの派生語と共に用いられる。これらの用語は、互いに同義語であるとは解さないと理解すべきである。特定の実施例において、「接続された」は、２つ以上の要素が互いに直接に物理的電気的に接触していることを示すために使用される。「結合された」もまた、２つ以上の要素が直接に物理的電気的に接触していることを意味する。しかしながら、「結合された」は、さらに、２つ以上の要素が互いに直接に接触していないが、互いに働き合うこと、または作用し合うことを意味する。
【０００８】
以下の説明および請求項において、用語「データ」は、データおよび命令の両方を称するために使用される。さらに、用語「情報」は、データおよび命令を称するために使用される。
【０００９】
図１は、本発明の実施例において使用される強誘電体メモリ・セル１０の一部を示す図である。強誘電体メモリは、一定の材料の強誘電体の振る舞いを利用した不揮発性メモリの一種であり、電力が無いときでさえ、正負の分極を形成してメモリ装置内のデータを保持する。強誘電体材料１６は、同一方向を向いた電気的な双極子の一定の磁区(domain)を含み、外部から課された電力によって妨害されない限り、それらの方向を保持し続ける。材料の分極は、これらの磁区が整列する範囲を特徴づける。分極は、十分な強度および極性を有する電界の印加によって反転させることが可能である。
【００１０】
強誘電体材料１６は、強誘電体高分子分極可能材料であり、強誘電体分極可能材料または双極子強誘電体材料とも呼ばれる。多くの実施例では、強誘電体高分子材料は、ポリフッ化ビニル、ポリフッ化エチレン、ポリ塩化ビニル、ポリ塩化エチレン、ポリアクリロニトリル、ポリアミド、これらの共重合体、またはこれらの組合せを含む。強誘電体材料の他の例では、強誘電体酸化物材料を含む。
【００１１】
分極Ｐを有する強誘電体材料１６は、導電性のワード・ライン２０と導電性のビット・ライン２２との間に位置する。ワード・ライン（ＷＬ）とビット・ライン（ＢＬ）との間に電位（電圧）を印加することによって、電界が強誘電体セルに印加され、強誘電体材料の分極に変化がもたらされる。
【００１２】
図２は、図１の強誘電体セルの分極対電圧特性を理想的に示す、単純化したヒステリシス曲線２４である。十分に大きい正の電圧（例えば、Ｖbitline−Ｖwordline ＞０）（例えば、ここではＶｓで示す）がセルに印加されたとき、セル内の全ての磁区は、可能な限り全て正の方角に整列させられ、分極Ｐは曲線上の点２５で飽和分極Ｐｓａｔに達する。全ての磁区は、すでに、ワード・ラインとビット・ラインとの間の電圧によって生成された電界の方向に可能な限り整列しているので、電圧をさらに印加しても、それ以上分極は進まない。一例において、正の電圧は、ビット・ライン２２に対して例えば約９ボルトのＶｓを印加し、ワード・ライン２０に対して約０ボルトを印加することによって印加される。他の例では、２つの０でない正の電圧がビット・ライン２２およびワード・ライン２０に印加され、材料１６の両端で正の電圧を生成する。
【００１３】
その後、電圧が０まで減少した（経路３２に沿って点２１に到達した）とき、いくつかの磁区はそれらの方向を切り替える（回転、フリップ、反転とも称する）が、ほとんどの磁区はそれらの方向を維持する。したがって、強誘電体材料は、残留分極(remnant polarization)Ｐｒを維持する。
【００１４】
その後、十分に大きい負の電圧（例えば、ここでは−Ｖｓで示す）が、ビット・ライン２２に対するワード・ライン２０に印加されるとき（経路３４に沿ってポイント２７へ）、全ての磁区はそれらの方向を切り替えさせられ、分極は負の飽和水準−Ｐｓａｔに達する。この負の電圧を除去することによって（経路３６に沿ってポイント２３へ）、いくつかの磁区が切り替わり、セル分極は負の残留分極−Ｐｒに達し、再び妨害されるまでその状態を維持する。正の電圧Ｖｓが再びセルに印加されたとき（経路３０に沿ってポイント２５へ）、磁区は再びそれらの方向を切り替え、セルは正の飽和分極Ｐｓａｔの状態になる。
【００１５】
データ格納の目的のために、強誘電体セル１０は、（好ましくはＰｒで）分極Ｐが正のとき論理「０」状態であり、（好ましくは−Ｐｒで）分極が負のとき論理「１」状態であると考えられる。正負の分極に対する論理「１」または論理「０」の割り当ては任意であり、他の実施例では、逆に使用されてもよい。
【００１６】
磁区の極性を切り替えるために一定量の電荷が必要なので、分極が図２のＰ軸に沿って移動すればするほど、より多くの磁区が切り替えられ、より多くの電荷が必要となる。したがって、点２３の論理１状態から点２５の論理０状態まで遷移は、実質的な電荷放出を伴うが、点２１から点２５までの遷移（状態変化はない）は、電荷放出をほとんど伴わない。
【００１７】
電荷放出におけるこの差異は、強誘電体セルの「破壊(destructive)」読取りのための基本原理を提供する。いくつかのメモリ格納技術では、メモリ位置からデータ読み取る動作によって、データが破壊されることがある。これは時に破壊読取り動作と呼ばれ、使用される格納媒体のタイプ、またはメモリシステムがどのように設計されているかに起因する。例えば、いくつかの不揮発性メモリは破壊読取り動作を有する。特定のメモリ位置内のデータの破壊は、メモリ位置を消去すること、クリアすること、リセットすること、および／または上書きすることを含む。そのようなメモリ装置では、データ読取りは、非破壊読取りメモリ装置内で動作するために、読取り後に再度書き込まれる。
【００１８】
一例において、破壊読取りを実行するために、分極を切り替えるのに十分な負の電圧がセル１０に印加され、一方でセルから放出された電荷が観察される。電荷放出が大きい場合は、セルが論理０であったことを示すのに対し、電荷放出がほとんど無いか、全く無い場合は、セルが論理１であったことを示す。セルは、読取り動作の前の状態にかかわらず、１状態で終了する。したがって、０状態であったセルは、さらにデータ保持が必要な場合は、その後に０として再度書き込まれなければならない。
【００１９】
さらに、強誘電体材料は反発力を示し、強誘電体セルは、小さな妨害があったとしても残留分極に戻ることができる。例えば、強誘電体セルについて１状態の格納条件である仮定した場合、ヒステリシス曲線２４の残留分極位置２３によって表わされるように、Ｖｓ／３の小さな電圧妨害は、経路３８に沿って小さな分極シフト４０を提供する。しかしながら、一旦電圧が除去されると、ヒステリシス曲線２４の帰路３９によって示されるように、強誘電体セルの磁区は、その方向をセルの全体的な磁区の方向へ再度整列する。
【００２０】
図３は、本発明の実施例に従った強誘電体メモリ装置４０を示すブロック図である。メモリ装置４０は、ビット・ライン４８と交差するワード・ライン４６を有する交差点受動マトリックス・メモリ・アレイ４２を含む。強誘電体材料、例えば強誘電体高分子材料がワード・ラインとビット・ラインとの間に配置され、ワード・ラインとビット・ラインの交差点で強誘電体セルを形成する。例えば、図１で示されるような強誘電体セル１０は、図３ではワード・ライン２０とビット・ライン２２の交差点に位置する。この例において、セル１０は、読取りのために選択された特定のセルを識別するので、「能動(active)」と称される。能動セルに結合されたワード・ラインは、能動ワード・ライン（ＡＷＬ）として識別されるが、残りのワード・ラインは受動ワード・ライン（ＰＷＬ）である。同様に、能動セルに結合されたビット・ラインは、能動ビット・ライン（ＡＢＬ）として識別されるが、残りのビット・ラインは受動ビット・ライン（ＰＢＬ）である。受動ワード・ラインおよびビット・ラインは、非選択(unselected)ワード・ラインおよびビット・ラインとも呼ばれる。能動ワード・ラインおよびビット・ラインは、選択(selected)、アドレス指定(addressed)、または目標(target)ワード・ラインおよびビット・ラインとも呼ばれる。
【００２１】
能動セルを読み取るとき、読取りまたは切替えレベル電圧（−Ｖｓ）が能動ビット・ライン２２に印加される。読取りレベル電圧は、（Ｖbitline−Ｖwordline）として定義され、かつ、能動セル１０の分極反転をもたらすのに十分な大きさを有する。したがって、能動セルは破壊的に読み取られ、そこでは、読取りレベル電圧の印加によってセルの分極状態が切り替わる。分極反転後に格納データを復元するために、データは、能動セルに書き戻される。いくつかの実施例では、メモリ・アレイ４２はサブアレイに分割または区分され、以下で述べるように、読取りサイクル中にデータが他のメモリ・セルに書き戻される。
【００２２】
読取り中に、受動ビット・ラインおよび受動ワード・ラインは、受動強誘電体セルの両端に静止レベルの電界を提供する電圧で駆動される。静止レベル電圧は、強誘電体セルの反発能力に従って決定され、そこでセルの分極妨害が復元領域内で維持される。例えば、本発明の一実施例に従って、静止レベルが切替えレベル電圧の１／３を超えない大きさに設定される。
【００２３】
再び図３に関し、ワード・ライン４６は、行デコーダ・ブロック５０によって駆動されるが、それは、制御回路５４からの多様な制御およびバッファされたアドレス信号５６に応答して、能動ワード・ラインとしてどのワード・ラインを駆動させるか、および、受動ワード・ラインとしてどれを駆動させるかを選択する。ビット・ライン４８は、列デコーダ・ブロック５２によって駆動または検出されるが、それは、制御回路からの多様な制御およびバッファされたアドレス信号５８に応答して、能動ビット・ラインとしてどのビット・ラインを駆動させるか、および、受動ビット・ラインとしてどれを駆動させるかを選択する。列デコーダ・ブロック５２は、さらに、能動強誘電体セルの読取りを促進するために１つ以上のセンスアンプを含み、出力データ６４を提供する。
【００２４】
制御回路５４は、装置の外部からのアドレス信号６０および制御信号６２に応答してメモリ装置４０の全体的な動作を制御するために、例えばアドレス・バッファ、読取りシーケンサ、データ・サンプリング回路、またはこれらと同種のもののような多様なコンポーネントのいくつかまたは全てを含む。
【００２５】
行デコーダ・ブロック５０は、メモリ装置内で使用される特別なアーキテクチャのために要求されるような、例えば行デコーダ、ワード・ライン・ドライバ、マルチプレクサ、低圧−高圧電圧変換器等のような多様なコンポーネントを含む。例えば、メモリ・アレイ４２がサブアレイに分割される場合、サブアレイ間のワード・ライン駆動信号を切り替えるためにマルチプレクが使用される。列デコーダ・ブロック５２は、列デコーダ、ビット・ライン・ドライバ、マルチプレクサ、センスアンプ、書込みドライバ等の多様な組合せを含む。
【００２６】
制御回路、行デコーダ・ブロック、および列デコーダ・ブロックがまとまって周辺回路４４を形成し、メモリ・アレイ４２を外界に接続する。しかしながら、図３のシステムは一例に過ぎず、本発明の原理から逸脱しない限り多様な配列の周辺回路を使用することができる。
【００２７】
以上で述べられたように、強誘電体高分子メモリは、２方向のうちの１つに高分子フィルム内の電気双極子を分極することにより情報を格納する。一実施例において、分極は、分極可能な材料である高分子メモリ材料の両端に、指定された駆動電圧、例えばＶｓを印加することにより「反転(flip)」される。正のＶｓは、一方角に分極を反転させ、また、負の電圧は、反対方向に分極を反転させる。メモリ・セルの分極状態を切り替えるのに十分な−Ｖｓの駆動電圧は、読取り電圧と呼ばれ、またＶｓは、書込み電圧と呼ばれることがあるが、本発明の範囲はこの点に制限されない。
【００２８】
情報を書き込むために、書込みサイクルは、消去動作、および、おそらくそれに続く、メモリ・セル内の所望の論理状態に基づく書込み動作を含む。消去動作は、一方角に材料を分極する。すなわち、材料を指定された、または所望の論理状態（例えば、論理「１」を格納する）に置く。その後の時点で、メモリ・セルに格納された論理状態は、論理「１」のまま残ってもよく、あるいは選択的に、消去動作中に印加された電圧と比べて極性が反対の電圧をメモリ・セルの両端に印加するという書込み動作を実行することによって、論理「０」を格納するために切り替えられてもよい。
【００２９】
上述のように、読取りは破壊的である。破壊読取りメモリから情報を読み取るために、読取りサイクルは、破壊読取り動作、およびそれに続く書戻し動作を含む。メモリの特定の物理アドレスに格納された情報は破壊読取り動作中に失われることがあるので、それを復元するために情報がメモリに書き戻される。破壊読取り動作は、一方角に材料を分極する、すなわち、指定された、または所望された論理状態（例えば、論理「１」を格納する）に材料を置く。その後の時点において、メモリ・セルに格納された論理状態は、論理「１」のまま残ってもよく、あるいは選択的に、破壊読取り動作中に印加された電圧と比べて極性が反対の電圧をメモリ・セルの両端に印加するという書戻し動作を実行することによって、論理「０」を格納するために切り替えられてもよい。従って、書込みサイクルの書込み動作は、読取りサイクルの書戻し動作に類似する。
【００３０】
一例において、要求された(requested)アドレスから読み取られた情報が同一アドレスに書き戻された場合、選択メモリ・セルと同一のワード・ラインまたはビット・ラインを共有している隣接する非選択セルは、隣接する選択メモリ・セルが書き込まれたときに、Ｖｓ／３の「妨害」を経験する。
【００３１】
強誘電体高分子メモリにおいて、分極の「反転」直後の時間に妨害電圧を与えられた場合、高分子メモリ・セルは分極を喪失することがある。これは、例えば、読取り後に同一セルに書き込むとき、あるいは、１つのセルへの書込み後に隣接するセルに書き込むときに発生する。図７および図８の方法に関して以下で示すように、分極の変化を回避するために、遅延または休止が、高分子メモリに読み書きする間に用いられる。遅延は、反転と妨害との間の時間を延長することによって、データの損失を回避する。
【００３２】
用いられる遅延時間量は、各メモリ・セルの高分子材料に結合された電極材料（図示せず）に依存する。２つのメモリ動作が比較的短い時間内に実行される場合、電極材料と高分子メモリ材料との相互作用によって、メモリ・セル内の分極が妨害される結果となる。
【００３３】
図４は、本発明の一実施例に従って、破壊読取りメモリに格納された情報を読み取る方法７００を示すフローチャートである。方法７００は、メモリ内の要求されたアドレスまたは位置から情報を読み取る要求を受け取ることから始まる（ブロック７１０）。例えば、図３の制御回路５４は、メモリ・アレイ４２内の要求されたアドレスから情報を読み取る要求を受け取る。
【００３４】
一実施例において、メモリの総記憶容量は、少なくとも２つの別々のアドレス可能なメモリ・セグメントに分割される。これらのセグメントもまた、アレイまたは領域と呼ばれることがあり、互いに物理的に分離されている。
【００３５】
図４に戻り、読取り要求を受け取った後、要求されたアドレスが、最後または最近のメモリ動作と同一のメモリ・セグメント内にあるかどうかが判断される（判断ブロック７２０）。メモリ動作とは、読取り、書込み、または消去動作であるが、本発明の範囲はこの点に制限されない。消去動作は、読取りサイクルまたは書込みサイクルの一部であってもよい。
【００３６】
要求されたアドレスが、最後のメモリ動作と同一のメモリ・セグメント内にあると判断された場合、遅延動作が実行される（ブロック７３０）。一例において、先のメモリ動作が実行された後の予め定められた時間量の間、要求されたアドレスからの情報の読取りを遅延させるために、タイマまたはカウンタが使用される。予め定められた時間量が経過した後、情報は要求されたアドレスから破壊的に読み取られる（ブロック７４０）。一例において、１００マイクロ秒の遅延が、同一セグメント内のメモリ動作間に用いられる。
【００３７】
要求されたアドレスが、最後のメモリ動作と同一のメモリ・セグメントに無い場合、要求されたアドレスからの情報の破壊読取りは、遅延なく直ちに実行される（ブロック７４０）。例えば、要求されたアドレスが同一のメモリ・セグメント内に無いと判断された後、要求されたアドレスからの情報の読取りは連続するクロック・サイクル中に実行される。
【００３８】
要求されたアドレスから情報が破壊的に読み取られた後、空白位置が他のセグメント内、すなわち、要求されたアドレスが位置するセグメント以外のセグメント内に存在するかどうかが判断される（判断ブロック７５０）。空白位置が他のセグメントに存在しない場合、遅延動作が実行される（ブロック７６０）。空白位置とは、消去動作または破壊読取り動作のいずれかによって以前に消去された位置をいう。一例では、１００マイクロ秒の遅延が、同一セグメント内のメモリ動作間に用いられるが、本発明の範囲はこの点に制限されていない。予め定められた時間量が経過した後、情報は、同一セグメント内の要求されたアドレスに書き戻される（ブロック７７０）。
【００３９】
空白位置が他のセグメント内に存在する場合、書戻し動作は、要求されたアドレスから読み取られた情報を他のセグメント内の空白位置へ書き戻すことを含む（ブロック７８０）。同一セグメントではなく、メモリの他のセグメントへ情報を書き込むことによって、遅延動作が回避されてメモリ性能が改善される。「漏洩(sneak)」電流は、残余電流とも称され、書込み後にセグメント内で流れ、後続の読取りに干渉する。書戻し動作の間に同一セグメントではなく他のセグメントに情報を書き込むことによって、「漏洩」電流問題を解決することができる。さらに、書戻し動作中に情報を新しい位置に移動させることによって、頻繁にアクセスされる情報はチップ内を移動し、それによって、メモリの摩耗パターンを平均化または均等化する。これによって、メモリの寿命が伸びる。要約すると、方法７００は、より速い動作、漏洩電流の減少、および摩耗パターンの均等化を可能にし、それによって、破壊読取りメモリの速度、信頼性、および寿命を改善する。
【００４０】
一実施例において、高分子メモリの総記憶容量は、３２個の個別のアドレス可能なセグメント内に配置される。セグメントは、一度に１個が能動化されるので、書込み中は、能動セグメント内のアドレス指定されていないセルだけがＶｓ／３妨害を経験する。他の３１個のセグメント内のセルはこれを経験しない。かかるセグメンテーションがなければ、読取りは、読取り＋書戻しから構成され、これらの両方が能動である同一アドレスを有する。したがって、能動セグメントのセルは、「妨害(disturb)」に対して脆弱である。メモリをセグメントすることによって、読取りおよび書戻し動作は、（休止を伴うように）時間的にではなく、アドレス空間内で空間的に分離される。これは、１つのアドレスを読み取り、他のセグメント内の空白位置へ書き戻すことによって遂行される。データは失われず、メモリ内の他のセグメントに移される。書戻し動作は、破壊読取り動作とは異なるセグメントに対して行われるので、読取りの間に反転したセルは書戻しによって妨害されない。したがって、より速い速度またはメモリアクセス時間が、メモリ「妨害」無しに達成される。
【００４１】
図５は、本発明の１つの実施例に従った、メモリに情報を書き込む方法８００を示すフローチャートである。方法８００は、メモリ内の目標アドレスまたは位置に情報を書き込む要求を受け取ることから始まる（ブロック８１０）。例えば、図３の制御回路５４は、メモリ・アレイ４２内の目標アドレスに情報を書き込む要求を受け取る。
【００４２】
一実施例において、メモリの総記憶容量は、少なくとも２つの別々のアドレス可能なメモリ・セグメントに分割される。多様な実施例では、少なくとも２つのメモリ・セグメント内へのメモリのセグメンテーションは、デコード回路を使用し、および／または、１つ以上の電圧源を使用して、物理的にワード・ラインとビット・ラインを分離することにより達成される。
【００４３】
書込み要求を受け取った後、目標アドレスが、最後または最近のメモリ動作と同一のメモリ・セグメント内にあるかどうかを判断する（判断ブロック８２０）。目標アドレスが、最後のメモリ動作と同じメモリ・セグメント内にあると判断された場合、遅延動作が行なわれる（ブロック８３０）。一例において、先のメモリ動作が実行された後の予め定められた時間量の間、要求されたアドレスからの情報の書込みを遅延させるために、タイマまたはカウンタが使用される。
【００４４】
予め定められた時間量が経過した後、目標アドレスは消去される（ブロック８４０）。一例において、１００マイクロ秒の遅延が、同一セグメント内のメモリ動作間で用いられる。目標アドレスが、最後のメモリ動作と同一のメモリ・セグメントに無い場合、目標アドレスの消去は遅延なく直ちに行なわれる（ブロック８４０）。
【００４５】
目標アドレスが消去された後、空白位置が他のセグメント内、すなわち、目標アドレスが位置するセグメント以外のセグメント内に存在するかどうかが判断される（判断ブロック８５０）。空白位置が他のセグメント内に存在しない場合、遅延動作が実行される（ブロック８６０）。遅延動作の後、書込み要求を満たすために、情報は、同一セグメント内の目標アドレスに書き込まれる（ブロック８７０）。
【００４６】
いくつかの実施例では、消去および破壊読取り動作の両方は、一方角に材料を分極する、すなわち、指定された論理状態（例えば、論理「１」を格納する）に材料を置く。その後の時点では、メモリ・セルは論理「１」のまま残る場合もあるし、あるいは、書戻し動作または書込み動作を実行することにより、論理「０」に選択的に変更される場合もある。
【００４７】
空白位置が他のセグメント内に存在する場合、書込み要求を満たすために、情報は他のセグメント内の空白位置に書き込まれる（ブロック８８０）。消去動作後に、同一セグメントではなくメモリの他のセグメント内に情報を書き込むことによって、遅延動作が回避されてメモリ性能が改善される。
【００４８】
一般に、上述された実施例は、少なくとも２つのメモリ・セグメントにメモリを分割し、例えば破壊読取り動作または消去動作のいずれかによって１つのセグメント内に空白を作成し、そして他のメモリ・セグメント内で書込みまたは書戻し動作を実行することによって、非選択セル内のメモリ妨害を減少するとともに、メモリ性能を改善する方法を提供する。セグメントの数を増加させることによって、遅延動作を実行する必要性は少なくなるであろう。例えば、３２個の物理的に分離されたメモリ・セグメントを有するメモリでは、遅延動作が用いられる機会は４％（３２回に１回）よりも低い。
【００４９】
一実施例において、要求されたアドレスからの読取りは、アレイの行内の全メモリ・セルを読み取ることを含む。これは、読取りパルスを単一のワード・ラインに印加し、かつ、アレイの全てのビット・ラインに０ボルトを印加することにより遂行される。同様に、メモリ・セルは、アレイの幅全体に書き込むことによって書き込まれるが、それはアレイの行内の全てのメモリ・セルに書き込むことを意味する。一実施例において、アレイのサイズは５１２バイトであるが、本発明の範囲はこの点に制限されない。
【００５０】
図６は、本発明の実施例に従った計算機システム９００のブロック図である。図６で示されるように、一実施例において、計算機システム９００は、プロセッサ９１０、メモリ制御器９２０、キャッシュ・メモリ９３０、および大容量格納装置９４０を含む。
【００５１】
プロセッサ９１０は、マイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ゲート・アレイ（ＰＧＡ）、またはこれらと同種のもののような、汎用または特別目的のプロセッサである。
【００５２】
一実施例において、キャッシュ・メモリ９３０は、図３に関して上述したようなメモリ４０を含む。さらに、様々な実施例では、計算機システム９００は、前述の方法７００（図４）および／または方法８００（図５）を実行するために適合される。
【００５３】
一実施例において、キャッシュ・メモリ９３０は、大容量格納装置９４０のための情報をキャッシュするために適合された比較的大きな不揮発性のディスク・キャッシュ・メモリである。例えば、キャッシュ・メモリ９３０は、強誘電体高分子メモリである。方法７００または８００を実行するために、キャッシュ・メモリ９３０は少なくとも２つのメモリ・セグメントに分割される。大容量格納装置９４０は、例えば、少なくとも約１ギガバイトの格納容量を有するディスク・メモリのような大容量格納装置である。大容量格納装置９４０は、電気機械的なハードディスク・メモリ、光ディスク・メモリ、または磁気ディスク装置であるが、本発明の範囲はこの点に制限されていない。一実施例において、キャッシュ・メモリ９３０は、少なくとも約５００メガバイトの記憶容量を有し、強誘電体メモリ・セルを含むが、ここでは、各セルは少なくとも２つの導電性ライン間に位置する強誘電体高分子材料を含む。強誘電体高分子材料は、強誘電体分極可能材料である。様々な実施例では、強誘電体高分子材料は、ポリフッ化ビニル、ポリフッ化エチレン、ポリ塩化ビニル、ポリ塩化エチレン、ポリアクリロニトリル、ポリアミド、それらの共高分子、またはそれらの組合せを含む。
【００５４】
代替実施例では、キャッシュ・メモリ９３０は、例えば抵抗変化高分子メモリのような他のタイプのプラスチック・メモリである。本実施例では、プラスチック・メモリは、アドレス行列のノードにおいて挟まれた高分子メモリ材料のフィルムを含む。任意のノードでの抵抗は、高分子メモリ材料の両端に電位を印加することによって、数百オームから数メグオームまで変更され、高分子材料のを通って正負の電流が与えられ、高分子材料の抵抗が変更される。潜在的に、異なる抵抗レベルは、１つのセル毎にいくつかのビットを格納し、また、データ密度は、フィルムを積み重ねることによってさらに増加させることができる。
【００５５】
以上で述べたように、方法、装置、およびシステムが、メモリ妨害を減少し、かつメモリ性能を改善するために提供された。一実施例において、本方法は、メモリ内で読取りサイクルを実行することを含み、読取りサイクルは、破壊読取り動作および書戻し動作を含む。メモリは、不揮発性の強誘電体高分子メモリであるが、本発明の範囲はこの点で制限されない。破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取ることを含み、また、書戻し動作は、第２メモリ・セルが利用可能である場合、例えば消去され、または空白である場合に、第１メモリ・セルから読み取られた情報をメモリの第２メモリ・セルに書き込むことを含む。第１メモリ・セルは、メモリの第１セグメント内に位置し、また、第２メモリ・セルは、第１セグメントから物理的に分離されたメモリの他のセグメントに位置する。本方法は、さらに、第２メモリ・セルが空白でない場合に、予め定められた時間量が経過した後、第１メモリ・セルから読み取られた情報を第１メモリ・セルに書き戻すことを含む。
【００５６】
本方法は、さらに、第１メモリ・セルに対する他のメモリ動作が破壊読取り動作に連続する場合は、予め定められた時間量の間、第１メモリ・セルへの書込みまたは第１メモリ・セルから読取りを遅延させること含む。他のメモリ動作は消去動作であり、これは、負の極性を有し、かつ、第１メモリ・セルの分極を切り替えるのに十分な電圧を第１のメモリ・セルの両端に印加し、メモリ・セルを消去して、例えば論理「１」論理値を格納することを含む。あるいは、他のメモリ動作は書込み動作であり、これは、第１メモリ・セルの両端に正の電圧を印加し、メモリ・セルをプログラムして、論理「０」値を格納することを含む。
【００５７】
他の実施例において、本方法は、強誘電体高分子メモリ内の第１位置に情報を書き込むための要求を受け取ることを含む。本方法は、さらに、強誘電体高分子メモリ内の第２位置にのみ情報を書き込み、第２位置が利用可能である場合は、要求に応答して第１位置に情報を書き込まないことを含む。第１位置は、強誘電体高分子メモリの第１アレイにあり、また、第２位置は、強誘電体高分子メモリの第２アレイにあり、そこでは第１アレイは第２アレイから物理的に分離される。強誘電体高分子メモリは、破壊読取りディスク・キャッシュ・メモリであるが、本発明の範囲はこの点に制限されない。
【００５８】
他の実施例では、本装置は、少なくとも２つのメモリ・アレイ、およびメモリに結合された読取り回路またはメモリ制御器を有するメモリを含み、破壊読取り動作および書戻し動作を含む読取りサイクルを実行し、そこでは、破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取ることを含み、また、書戻し動作は、第１メモリ・セルから読み取った情報をメモリの第２メモリ・セルに書き込むことを含む。読取り回路は、上述の周辺回路４４（図３）またはメモリ制御器９２０の一部である。
【００５９】
本装置のメモリは、強誘電体高分子メモリ、強誘電体酸化物メモリ、または他の強誘電体メモリであるが、本発明の範囲はこの点に制限されない。代替実施例では、メモリは非強誘電体メモリであってもよい。メモリは、少なくとも２つのメモリ・アレイを含み、そこでは、各メモリ・アレイは、電極の層間に位置する強誘電体特性を有する強誘電体高分子材料の層を含む強誘電体メモリ・セルを含む。
【００６０】
本発明の一定の機能がここに図示され記述されたが、当業者であれば、多くの修正、代替、変更、および均等物を想起するであろう。したがって、添付の請求項は、本発明の精神から逸脱しない限り、このような修正および変更の全てを包含することを意図するものであると理解される。
【図面の簡単な説明】
【００６１】
【図１】強誘電体メモリ・セルの一部を示す図である。
【図２】強誘電体セルの分極対電圧特性を示すグラフである。
【図３】強誘電体メモリ装置のブロック図である。
【図４】本発明の一実施例に従った、破壊読取りメモリに格納された情報を読み取る方法を示すフローチャートである。
【図５】本発明の一実施例に従ったメモリに情報を書き込む方法を示すフローチャートである。
【図６】本発明の実施例に従った計算機システムの一部を示すブロック図である。
【特許請求の範囲】
【請求項１】
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する段階を含む方法であって、
前記破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取る段階を含み、かつ、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込む段階を含む、
ことを特徴とする方法。
【請求項２】
前記情報を読み取る段階は、
前記第１メモリ・セルの両端に読取り電圧を印加する段階と、
前記第１メモリ・セル内に格納された前記情報の論理状態を決定するために、前記第１メモリ・セルから放出される電荷量を決定する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記情報を書き込む段階は、前記第２メモリ・セルの両端に書込み電圧を印加する段階を含むことを特徴とする請求項１記載の方法。
【請求項４】
予め定められた時間量の間、前記第１メモリ・セルへの書込みを遅延する段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項５】
他のメモリ動作は、前記第１メモリ・セルの両端に第１極性を有する第１電圧を印加する段階を含み、前記第１電圧は、前記第１メモリ・セルの分極を切り替えるのに十分であることを特徴とする請求項４記載の方法。
【請求項６】
前記破壊読取り動作は、不揮発性の高分子強誘電体ディスク・キャッシュ・メモリの第１メモリ・セルから情報を読み取る段階を含むことを特徴とする請求項１記載の方法。
【請求項７】
前記情報を書き込む段階は、第２メモリ・セルが空白である場合に、前記第１メモリ・セルから読み取られた前記情報を第２メモリ・セルに書き込む段階を含むことを特徴とする請求項１記載の方法。
【請求項８】
前記書戻し動作は、予め定められた時間量が経過した後、前記第１メモリ・セルから読み取られた前記情報を前記第１メモリ・セルに書き戻す段階をさらに含むことを特徴とする請求項７記載の方法。
【請求項９】
前記第１メモリ・セルは、前記メモリの第１セグメントに位置し、かつ、前記第２メモリ・セルは、前記第１セグメントから物理的に分離された前記メモリの第２セグメントに位置することを特徴とする請求項１記載の方法。
【請求項１０】
その上に格納された命令を有する格納媒体を含む物品であって、それがコンピューティング・プラットフォームによって実行されたとき、
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する結果となり、前記破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込むことを含む、
ことを特徴とする物品。
【請求項１１】
前記命令は、実行されたとき、さらに、
予め定められた時間量の間、前記第１メモリ・セルへの書き込みを遅延する結果となることを特徴とする請求項１０記載の物品。
【請求項１２】
前記破壊読取り動作は、不揮発性の高分子強誘電体ディスク・キャッシュ・メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記情報の書込みは、前記第２メモリ・セルが空白である場合に、前記第１メモリ・セルから読み取られた前記情報を第２メモリ・セルに書き込むことを含むことを特徴とする請求項１０記載の物品。
【請求項１３】
高分子メモリ内の第１位置に情報を書き込むための要求を受け取る段階と、
前記要求に応答して前記高分子メモリ内の第２位置に前記情報を書き込む段階と、
から成ることを特徴とする方法。
【請求項１４】
前記第２位置が利用可能かどうかを判断する段階をさらに含み、前記書き込む段階は、前記要求に応答して前記高分子メモリ内の前記第２位置にのみ前記情報を書き込む段階を含むことを特徴とする請求項１３記載の方法。
【請求項１５】
前記書き込む段階は、前記第２位置が利用可能な場合に、前記要求に応答して、前記第２位置に前記情報を書き込むが、前記第１位置には前記情報を書き込まない段階を含むことを特徴とする請求項１３記載の方法。
【請求項１６】
前記第１位置は、前記高分子メモリの第１アレイ内にあり、また、前記第２位置は、前記高分子メモリの第２アレイ内にあり、前記第１アレイは、前記第２アレイから物理的に分離されることを特徴とする請求項１３記載の方法。
【請求項１７】
前記高分子メモリは破壊読取り強誘電体メモリであり、前記第１位置は、前記高分子メモリの第１セグメントにあり、また、前記第２位置は前記高分子メモリの第２セグメントにあり、前記第１セグメントは、前記第２セグメントから物理的に分離されることを特徴とする請求項１３記載の方法。
【請求項１８】
少なくとも２つのメモリ・アレイを有するメモリと、
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する前記メモリに結合されたメモリ制御器であって、前記破壊読取り動作は、前記メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込むことを含む、メモリ制御器と、
から構成されることを特徴とする装置。
【請求項１９】
前記第１および第２メモリ・セルは、不揮発性の強誘電体高分子材料を含む強誘電体メモリ・セルであることを特徴とする請求項１８記載の装置。
【請求項２０】
前記不揮発性の強誘電体高分子材料は、フッ化ビニル、ポリフッ化エチレン、ポリ塩化ビニル、ポリ塩化エチレン、ポリアクリロニトリル、ポリアミド、これらの共重合体、またはこれらの組合せを含むことを特徴とする請求項１９記載の装置。
【請求項２１】
ディスク・メモリと、
前記ディスク・メモリに結合されたディスク・キャッシュ・メモリと、
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する前記メモリに結合されたメモリ制御器であって、前記破壊読取り動作は、前記メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込むことを含む、メモリ制御器と、
から構成されることを特徴とするシステム。
【請求項２２】
前記ディスク・キャッシュ・メモリの前記格納容量は、少なくとも５００メガバイトであり、また、前記ディスク・メモリの前記格納容量は、少なくとも１ギガバイトであることを特徴とする請求項２１記載のシステム。
【請求項２３】
前記ディスク・キャッシュ・メモリは、不揮発性の高分子メモリであることを特徴とする請求項２１記載のシステム。
【請求項２４】
前記ディスク・キャッシュ・メモリは、不揮発性の強誘電体メモリであることを特徴とする請求項２１記載のシステム。
【請求項２５】
前記第１メモリ・セルは、前記メモリの第１アレイに位置し、また、前記第２メモリ・セルは、前記第１アレイから物理的に分離された前記メモリの第２アレイに位置することを特徴とする請求項２１記載のシステム。
【請求項２６】
強誘電体メモリ内の第１位置に情報を書き込む要求を受け取る段階と、
前記要求に応答して前記強誘電体メモリ内の第２位置に前記情報を書き込む段階と、
から成ることを特徴とする方法。
【請求項２７】
前記第２位置が利用可能かどうかを判断する段階をさらに含み、前記書き込む段階は、前記要求に応答して前記強誘電体メモリ内の前記第２位置にのみ前記情報を書き込む段階を含むことを特徴とする請求項２６記載の方法。
【請求項２８】
前記書き込む段階は、前記第２位置が利用可能な場合に、前記要求に応答して、前記第２位置に前記情報を書き込み、かつ、前記第１位置に前記情報を書き込まない段階を含み、前記第１位置は、前記強誘電体メモリの第１アレイ内にあり、また、前記第２位置は前記強誘電体メモリの第２アレイ内にあり、前記第１アレイは、前記第２アレイから物理的に分離されることを特徴とする請求項２６記載の方法。
【請求項１】
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する段階を含む方法であって、
前記破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取る段階を含み、かつ、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込む段階を含む、
ことを特徴とする方法。
【請求項２】
前記情報を読み取る段階は、
前記第１メモリ・セルの両端に読取り電圧を印加する段階と、
前記第１メモリ・セル内に格納された前記情報の論理状態を決定するために、前記第１メモリ・セルから放出される電荷量を決定する段階と、
を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記情報を書き込む段階は、前記第２メモリ・セルの両端に書込み電圧を印加する段階を含むことを特徴とする請求項１記載の方法。
【請求項４】
予め定められた時間量の間、前記第１メモリ・セルへの書込みを遅延する段階をさらに含むことを特徴とする請求項１記載の方法。
【請求項５】
他のメモリ動作は、前記第１メモリ・セルの両端に第１極性を有する第１電圧を印加する段階を含み、前記第１電圧は、前記第１メモリ・セルの分極を切り替えるのに十分であることを特徴とする請求項４記載の方法。
【請求項６】
前記破壊読取り動作は、不揮発性の高分子強誘電体ディスク・キャッシュ・メモリの第１メモリ・セルから情報を読み取る段階を含むことを特徴とする請求項１記載の方法。
【請求項７】
前記情報を書き込む段階は、第２メモリ・セルが空白である場合に、前記第１メモリ・セルから読み取られた前記情報を第２メモリ・セルに書き込む段階を含むことを特徴とする請求項１記載の方法。
【請求項８】
前記書戻し動作は、予め定められた時間量が経過した後、前記第１メモリ・セルから読み取られた前記情報を前記第１メモリ・セルに書き戻す段階をさらに含むことを特徴とする請求項７記載の方法。
【請求項９】
前記第１メモリ・セルは、前記メモリの第１セグメントに位置し、かつ、前記第２メモリ・セルは、前記第１セグメントから物理的に分離された前記メモリの第２セグメントに位置することを特徴とする請求項１記載の方法。
【請求項１０】
その上に格納された命令を有する格納媒体を含む物品であって、それがコンピューティング・プラットフォームによって実行されたとき、
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する結果となり、前記破壊読取り動作は、メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込むことを含む、
ことを特徴とする物品。
【請求項１１】
前記命令は、実行されたとき、さらに、
予め定められた時間量の間、前記第１メモリ・セルへの書き込みを遅延する結果となることを特徴とする請求項１０記載の物品。
【請求項１２】
前記破壊読取り動作は、不揮発性の高分子強誘電体ディスク・キャッシュ・メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記情報の書込みは、前記第２メモリ・セルが空白である場合に、前記第１メモリ・セルから読み取られた前記情報を第２メモリ・セルに書き込むことを含むことを特徴とする請求項１０記載の物品。
【請求項１３】
高分子メモリ内の第１位置に情報を書き込むための要求を受け取る段階と、
前記要求に応答して前記高分子メモリ内の第２位置に前記情報を書き込む段階と、
から成ることを特徴とする方法。
【請求項１４】
前記第２位置が利用可能かどうかを判断する段階をさらに含み、前記書き込む段階は、前記要求に応答して前記高分子メモリ内の前記第２位置にのみ前記情報を書き込む段階を含むことを特徴とする請求項１３記載の方法。
【請求項１５】
前記書き込む段階は、前記第２位置が利用可能な場合に、前記要求に応答して、前記第２位置に前記情報を書き込むが、前記第１位置には前記情報を書き込まない段階を含むことを特徴とする請求項１３記載の方法。
【請求項１６】
前記第１位置は、前記高分子メモリの第１アレイ内にあり、また、前記第２位置は、前記高分子メモリの第２アレイ内にあり、前記第１アレイは、前記第２アレイから物理的に分離されることを特徴とする請求項１３記載の方法。
【請求項１７】
前記高分子メモリは破壊読取り強誘電体メモリであり、前記第１位置は、前記高分子メモリの第１セグメントにあり、また、前記第２位置は前記高分子メモリの第２セグメントにあり、前記第１セグメントは、前記第２セグメントから物理的に分離されることを特徴とする請求項１３記載の方法。
【請求項１８】
少なくとも２つのメモリ・アレイを有するメモリと、
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する前記メモリに結合されたメモリ制御器であって、前記破壊読取り動作は、前記メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込むことを含む、メモリ制御器と、
から構成されることを特徴とする装置。
【請求項１９】
前記第１および第２メモリ・セルは、不揮発性の強誘電体高分子材料を含む強誘電体メモリ・セルであることを特徴とする請求項１８記載の装置。
【請求項２０】
前記不揮発性の強誘電体高分子材料は、フッ化ビニル、ポリフッ化エチレン、ポリ塩化ビニル、ポリ塩化エチレン、ポリアクリロニトリル、ポリアミド、これらの共重合体、またはこれらの組合せを含むことを特徴とする請求項１９記載の装置。
【請求項２１】
ディスク・メモリと、
前記ディスク・メモリに結合されたディスク・キャッシュ・メモリと、
破壊読取り動作および書戻し動作を含む読取りサイクルを実行する前記メモリに結合されたメモリ制御器であって、前記破壊読取り動作は、前記メモリの第１メモリ・セルから情報を読み取ることを含み、また、前記書戻し動作は、前記第１メモリ・セルから読み取られた前記情報を前記メモリの第２メモリ・セルに書き込むことを含む、メモリ制御器と、
から構成されることを特徴とするシステム。
【請求項２２】
前記ディスク・キャッシュ・メモリの前記格納容量は、少なくとも５００メガバイトであり、また、前記ディスク・メモリの前記格納容量は、少なくとも１ギガバイトであることを特徴とする請求項２１記載のシステム。
【請求項２３】
前記ディスク・キャッシュ・メモリは、不揮発性の高分子メモリであることを特徴とする請求項２１記載のシステム。
【請求項２４】
前記ディスク・キャッシュ・メモリは、不揮発性の強誘電体メモリであることを特徴とする請求項２１記載のシステム。
【請求項２５】
前記第１メモリ・セルは、前記メモリの第１アレイに位置し、また、前記第２メモリ・セルは、前記第１アレイから物理的に分離された前記メモリの第２アレイに位置することを特徴とする請求項２１記載のシステム。
【請求項２６】
強誘電体メモリ内の第１位置に情報を書き込む要求を受け取る段階と、
前記要求に応答して前記強誘電体メモリ内の第２位置に前記情報を書き込む段階と、
から成ることを特徴とする方法。
【請求項２７】
前記第２位置が利用可能かどうかを判断する段階をさらに含み、前記書き込む段階は、前記要求に応答して前記強誘電体メモリ内の前記第２位置にのみ前記情報を書き込む段階を含むことを特徴とする請求項２６記載の方法。
【請求項２８】
前記書き込む段階は、前記第２位置が利用可能な場合に、前記要求に応答して、前記第２位置に前記情報を書き込み、かつ、前記第１位置に前記情報を書き込まない段階を含み、前記第１位置は、前記強誘電体メモリの第１アレイ内にあり、また、前記第２位置は前記強誘電体メモリの第２アレイ内にあり、前記第１アレイは、前記第２アレイから物理的に分離されることを特徴とする請求項２６記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５１２６５７（Ｐ２００７−５１２６５７Ａ）
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願番号】特願２００６−５４１２６８（Ｐ２００６−５４１２６８）
【出願日】平成１６年１１月１２日（２００４．１１．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３７７７３
【国際公開番号】ＷＯ２００５／０５５２４２
【国際公開日】平成１７年６月１６日（２００５．６．１６）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
【公表日】平成１９年５月１７日（２００７．５．１７）
【国際特許分類】
【出願日】平成１６年１１月１２日（２００４．１１．１２）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３７７７３
【国際公開番号】ＷＯ２００５／０５５２４２
【国際公開日】平成１７年６月１６日（２００５．６．１６）
【出願人】（５９１００３９４３）インテル・コーポレーション (1,101)
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