メモリ装置および電子機器
【課題】センスアンプ回路の回路規模を小さくできるメモリ装置の提供。
【解決手段】この発明は、センスアンプ回路１４０を、キャパシタアレイ１１０、１１２のビット線毎に配置される電位検出部１５０−０〜１５０−ｍと、この電位検出部１５０−０〜１５０−ｍに共通に使用するデータ判別部１６０とに独立させた。また、この発明では、キャパシタアレイ１１０の強誘電体キャパシタに保持される任意のデータを読み出すときには、それに対応するキャパシタアレイ１１２の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用し、一方、キャパシタアレイ１１２の強誘電体キャパシタに保持される任意のデータを読み出すときには、それに対応するキャパシタアレイ１１０の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用するようにした。
【解決手段】この発明は、センスアンプ回路１４０を、キャパシタアレイ１１０、１１２のビット線毎に配置される電位検出部１５０−０〜１５０−ｍと、この電位検出部１５０−０〜１５０−ｍに共通に使用するデータ判別部１６０とに独立させた。また、この発明では、キャパシタアレイ１１０の強誘電体キャパシタに保持される任意のデータを読み出すときには、それに対応するキャパシタアレイ１１２の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用し、一方、キャパシタアレイ１１２の強誘電体キャパシタに保持される任意のデータを読み出すときには、それに対応するキャパシタアレイ１１０の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用するようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ装置及び電子機器に関し、特にセンスアンプ回路の面積が小さくできるメモリ装置及び当該メモリ装置を備えた電子機器に関するものである。
【背景技術】
【０００２】
従来、この種のメモリ装置として、例えば、非特許文献１に開示されたものが知られている。
そして、同文献の図２に開示されたメモリ装置では、ビット線毎にｐ型トランジスタ及びｎ型トランジスタにより構成されたセンスアンプが設けられている。
【非特許文献１】“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.35, NO.5, MAY 2002, A 3.3-V, 4-Mb Nonvolatile Ferroelectric RAM with Selectively Driven Double-Pulsed Plate Read/Write-Back Scheme”
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記非特許文献１に開示された従来のメモリ装置では、ビット線毎にセンスアンプ回路を設ける必要があったため、回路規模が大きくなるという不具合が生じていた。特に、上記非特許文献１に開示された従来のメモリ装置では、センスアンプ回路がｐ型トランジスタ及びｎ型トランジスタにより構成されているため、各ビット線の周辺にダブルウエル構造を設ける必要があったため、回路規模が莫大に大きくなっていた。
【０００４】
そこで、本発明の目的は、上記の点に鑑み、センスアンプ回路の回路規模を小さくできるメモリ装置、およびそのメモリ装置を用いた電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、少なくとも１つの第１のビット線と、この第１のビット線に電気的に接続され任意のデータを保持する第１の強誘電体キャパシタと、前記第１のビット線に電気的に接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、少なくとも１つの第２のビット線と、この第２のビット線に電気的に接続され任意のデータを保持する第２の強誘電体キャパシタと、前記第２のビット線に電気的に接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタを含む第２のキャパシタアレイと、前記第１のビット線の電位と前記第２ビット線の電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号それぞれ生成する少なくとも１つの電位検出部と、前記電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、を備えている。
【０００６】
第２の発明は、複数の第１のビット線と、この複数の第１のビット線に電気的にそれぞれ接続され任意のデータを保持する第１の強誘電体キャパシタと、前記複数の第１のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、複数の第２のビット線と、この複数の第２のビット線に電気的にそれぞれ接続され任意のデータを保持する第２の強誘電体キャパシタと、前記複数の第２のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタを含む第２のキャパシタアレイと、前記複数の第１のビット線の各電位と、この各電位に対応する前記複数の第２ビット線の各電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号をそれぞれ生成する複数の電位検出部と、この複数の各電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、を備えている。
【０００７】
第３の発明は、第１または第２の発明において、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタおよび前記第２のキャパシタアレイの前記第２の強誘電体キャパシタにそれぞれ保持される各データの読み出しを制御する制御部をさらに備え、前記制御部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータを前記第１のビット線に読み出すときには、前記第２のキャパシタアレイの前記第３および第４のダミーキャパシタに保持されるデータを前記第２のビット線にそれぞれ読み出し、他方、前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータを前記第２のビット線に読み出すときには、前記第１のキャパシタアレイの前記第１および第２のダミーキャパシタに保持されるデータを前記第１のビット線にそれぞれ読み出すように制御するようになっている。
【０００８】
第４の発明は、第１、第２または第３の発明において、前記データ判別部は、前記電位検出部と接続自在な第１のデータ判別部と、前記電位検出部と接続自在な第２のデータ判別部とを備え、前記両データ判別部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータの読み出し、または前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータの読み出しに応じて、選択的に使用するようになっている。
【０００９】
第５の発明は、第２、第３または第４の発明において、前記複数の電位検出部は、そのうちの１つを選択的に使用するようになっている。
第６の発明は、第１乃至第５のうちのいずれかの発明において、前記電位検出部は、前記第１のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第１のＭＯＳトランジスタと、前記第２のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの動作のオンオフ制御を行うｎ型の第３のＭＯＳトランジスタとからなる。
【００１０】
第７の発明は、第４、第５または第６の発明において、前記第１のデータ判別部は、カレントミラー回路からなる第１の定電流源と、この第１の定電流源と前記電位検出部との接続を行う第１のスイッチとを備え、前記第２のデータ判別部は、カレントミラー回路からなる前記第２の定電流源と、この第２の定電流源と前記電位検出部との接続を行う第２のスイッチとを備えている。
【００１１】
第８の発明は、第７の発明において、前記第１の定電流源は、前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第４のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第５のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第５のＭＯＳトランジスタのサイズが前記第４のＭＯＳトランジスタのサイズの２倍になっており、前記第２の定電流源は、前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第６のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第７のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第６のＭＯＳトランジスタのサイズが前記第７のＭＯＳトランジスタのサイズの２倍になっている。
【００１２】
第９の発明は、メモリを備えている電子機器であって、前記メモリは、前記第１乃至第８のうちのいずれかのメモリ装置としたものである。
以上のような構成からなる本発明によれば、センスアンプ回路を、キャパシタアレイのビット線毎に配置される１つ以上の電位検出部と、この１つ以上の電位検出部に共通に使用するデータ判別部とにより独立に設けるようにしたので、センスアンプ回路の回路規模を小さくでき、もって、全体として小型化できる。
【００１３】
また、本発明では、第１のキャパシタアレイと第２のキャパシタアレイとを左右対称に形成できるので、それらの各キャパシタは左右において均一化を図ることができ、その経年による劣化も左右において同等となる。
しかも、本発明では、第１のキャパシタアレイの第１の強誘電体キャパシタに保持される任意のデータを読み出すときには、第２のキャパシタアレイの第３および第４のダミーキャパシタに保持される所定のデータをそれぞれ読み出して基準データとして使用し、一方、第２のキャパシタアレイの第２の強誘電体キャパシタに保持される任意のデータを読み出すときには、第１のキャパシタアレイの第１および第２のダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用するようにした。
【００１４】
従って、本発明によれば、第１または第２の強誘電体キャパシタに保持されるデータを読み出して判定する際に、その判定精度が向上する上に、経年によってもその判定精度の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
（メモリ装置の実施形態）
本発明のメモリ装置の実施形態は、図１に示すように、第１のキャパシタアレイ１１０と、第２のキャパシタアレイ１１２と、第１のビット線制御部１２０と、第２のビット線制御部１２２と、第１のワード線制御部１３０と、第２のワード線制御部１３２と、センスアンプ回路１４０とを備えている。
【００１６】
第１のキャパシタアレイ１１０は、図１に示すように、所定のデータを保持する強誘電体キャパシタＣ００〜Ｃｍｎが縦横方向に配置され、その各強誘電体キャパシタＣ００〜Ｃｍｎは、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬ０Ｌ〜ＷＬｎＬがそれぞれ電気的に接続されている。そして、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬ０Ｌ〜ＷＬｎＬの電位を変化させることにより、所定の強誘電体キャパシタに対して所定の２値データ（「０」または「１」）を書き込み、または所定の強誘電体キャパシタに書き込まれた所定のデータの読み出しができるようになっている。
【００１７】
また、第１のキャパシタアレイ１１０は、図１に示すように、例えば強誘電体キャパシタＣ００〜Ｃｍｎの左右の両隣に、強誘電体キャパシタからなるダミーキャパシタＤ００〜Ｄｍ０およびダミーキャパシタＤ０１〜Ｄｍ１をそれぞれ備えている。ダミーキャパシタＤ００〜Ｄｍ０は、リファレンスデータとして使用されるデータ「０」を記憶しておく。ダミーキャパシタＤ０１〜Ｄｍ１は、リファレンスデータとして使用されるデータ「１」を記憶しておく。
【００１８】
ダミーキャパシタＤ００〜Ｄｍ０は、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ０Ｌがそれぞれ電気的に接続され、そのビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ０Ｌの電位を変えることにより、データ「０」の読み書きができるようになっている。さらに、ダミーキャパシタＤ０１〜Ｄｍ１は、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ１Ｌがそれぞれ電気的に接続され、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ１Ｌの電位を変えることにより、データ「１」の読み書きができるようになっている。
【００１９】
このようにダミーキャパシタＤ００〜Ｄｍ０に書き込まれたデータ「０」と、ダミーキャパシタＤ０１〜Ｄｍ１に書き込まれたデータ「１」とは、後述のように、強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれているデータが「０」または「１」であるかを判別する際に使用される。
第２のキャパシタアレイ１１２は、図１に示すように、所定のデータを保持する強誘電体キャパシタＣ００〜Ｃｍｎが配置され、その各強誘電体キャパシタＣ００〜Ｃｍｎは、ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬ０Ｒ〜ＷＬｎＲがそれぞれ電気的に接続されている。ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬ０Ｒ〜ＷＬｎＲの電位を変化させることにより、所定の強誘電体キャパシタに対して所定の２値データの読み書きができるようになっている。
【００２０】
また、第２のキャパシタアレイ１１２は、図１に示すように、例えば強誘電体キャパシタＣ００〜Ｃｍｎの左右の両隣に、第１のキャパシタアレイ１１０と同様に、強誘電体キャパシタからなるダミーキャパシタＤ００〜Ｄｍ０およびダミーキャパシタＤ０１〜Ｄｍ１を備えている。ダミーキャパシタＤ００〜Ｄｍ０は、ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬＤ０Ｒがそれぞれ電気的に接続されている。また、ダミーキャパシタＤ０１〜Ｄｍ１は、ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬＤ１Ｒがそれぞれ電気的に接続されている。
【００２１】
ここで、キャパシタアレイ１１０、１１２を形成する、強誘電体キャパシタＣ００〜ＣｍｎおよびダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１は、一方の電極がビット線により構成され、他方の電極がワード線に構成される、いわゆるクロスポイント型の構造を採用している。
また、第１のキャパシタアレイ１１０は、センスアンプ回路１４０を挟んで第２のキャパシタアレイ１１２と対向するように配置されており、第１のキャパシタアレイ１１０に設けられた強誘電体キャパシタに電気的に接続されるビット線ＢＬ０Ｌ〜ＢＬｍＬと、第２のキャパシタアレイ１１２に設けられた強誘電体キャパシタに電気的に接続されるビット線ＢＬ０Ｒ〜ＢＬｍＲとは、いわゆるオープンビット線構造を有するように配置されている。
【００２２】
以上の説明からわかるように、第１のキャパシタアレイ１１０は、複数のビット線ＢＬ０Ｌ〜ＢＬｍＬを有し、例えばビット線ＢＬ０Ｌには複数の強誘電体キャパシタＣ００〜Ｃ０ｎ、および２つのダミーキャパシタＤ００、Ｄ０１がそれぞれ接続されている。また、同様に、第１のキャパシタアレイ１１２は、複数のビット線ＢＬ０Ｒ〜ＢＬｍＲを有し、例えばビット線ＢＬ０Ｒには複数の強誘電体キャパシタＣ００〜Ｃ０ｎ、および２つのダミーキャパシタＤ００、Ｄ０１がそれぞれ接続されている。
【００２３】
ビット線制御部１２０は、各ビット線ＢＬ０Ｌ〜ＢＬｍＬの電位を制御するようになっている。すなわち、ビット線制御部１２０は、各ビット線ＢＬ０Ｌ〜ＢＬｍＬが、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤ若しくはＶＤＤ、または浮遊状態（ハイインピーダンス）になるように制御する。
ここで、１／４ＶＤＤ、１／２ＶＤＤ、および３／４ＶＤＤは、（１／４）×ＶＤＤ、（１／２）×ＶＤＤ、および（３／４）×ＶＤＤをそれぞれ意味し、本明細書では以下同様である。
【００２４】
ビット線制御部１２２は、各ビット線ＢＬ０Ｒ〜ＢＬｍＲの電位を制御するようになっている。すなわち、ビット線制御部１２２は、各ビット線ＢＬ０Ｒ〜ＢＬｍＲが、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤ若しくはＶＤＤ、または浮遊状態になるように制御する。
ワード線制御部１３０は、ワード線ＷＬ０Ｌ〜ＷＬｎＬおよびワード線ＷＬＤ０Ｌ〜ＷＬＤ０Ｌ、ＷＬＤ１Ｌの各電位を制御するようになっている。すなわち、ワード線制御部１３０は、その各ワード線が、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤまたはＶＤＤになるように制御する。
【００２５】
ワード線制御部１３２は、ワード線ＷＬ０Ｒ〜ＷＬｎＲおよびワード線ＷＬＤ０Ｒ〜ＷＬＤ０Ｒ、ＷＬＤ１Ｒの各電位を制御するようになっている。すなわち、ワード線制御部１３０は、その各ワード線が、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤまたはＶＤＤになるように制御する。
センスアンプ回路１４０は、図１に示すように、ビット線ＢＬ０Ｌ〜ＢＬｍＬのうちの１つの電位と、それに対応するビット線ＢＬ０Ｒ〜ＢＬｍＲのうちの１つの電位とをそれぞれ検出するセンス部１５０と、このセンス部１５０が検出した両電位に基づいて、ビット線ＢＬ０Ｌ〜ＢＬｍＬまたはビット線ＢＬ０Ｒ〜ＢＬｍＲに接続された強誘電体キャパシタＣ００〜Ｃ０ｎのうちの１つに保持されたデータが「１」または「０」かを判別するデータ判別部１６０とからなる。
【００２６】
センス部１５０とデータ判別部１６０は、接続線１７０および接続線１８０により電気的に接続され、この接続線１７０、１８０が、それぞれデータを読み出すためのデータ線または参照データを読み出すための参照線として機能する。
すなわち、第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第２のキャパシタアレイ１１２に設けられたダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合には、接続線１７０はデータ線、接続線１８０は参照線としてそれぞれ機能する。一方、第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第１のキャパシタアレイ１１０に設けられたダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合には、接続線１８０はデータ線、接続線１７０は参照線としてそれぞれ機能する。
【００２７】
センス部１５０は、図１に示すように、複数の電位検出部１５０−０〜１５０−ｍからなり、これらのうちの１つを選択的に使用するようになっている。すなわち、各電位検出部１５０−０〜１５０−ｍは、同じ特性からなる一対のｎ型のＭＯＳトランジスタ（ＤＴ０，ＤＴ０）、（ＤＴ１，ＤＴ１）・・・（ＤＴｍ，ＤＴｍ）と、これらに対応するｎ型のＭＯＳトランジスタＳＴ３０、ＳＴ３１・・・ＳＴ３ｍとからなる。
【００２８】
電位検出部１５０−０〜１５０−ｍの各構成は基本的に同一であるので、電位検出部１５０−０の構成について以下に説明する。
電位検出部１５０−０を構成する一方のＭＯＳトランジスタＤＴ０は、ビット線ＢＬ０Ｌの電位を検出し、この検出電位に応じた検出電流に変換するようになっている。また、他方のＭＯＳトランジスタＤＴ０は、ビット線ＢＬ０Ｌに対応するビット線ＢＬ０Ｒの電位を検出し、この検出電位に応じた検出電流に変換するようになっている。さらに、ＭＯＳトランジスタＳＴ３０は、オンオフ制御されスイッチ素子であり、オンのときに、その一対のＭＯＳトランジスタＤＴ０、ＤＴ０を動作させるようになっている。
【００２９】
さらに詳述すると、一方のＭＯＳトランジスタＤＴ０のゲートはビットラインＢＬ０Ｌに接続され、そのドレインは接続線１７０に接続されている。また、他方のＭＯＳトランジスタＤＴ０のゲートはビットラインＢＬ０Ｒに接続され、そのドレインは接続線１８０に接続されている。さらに、一対のＭＯＳトランジスタＤＴ０、ＤＴ０の各ソースは共通接続され、その各共通接続部がＭＯＳトランジスタＳＴ３０を介してグランドに接続されている。ＭＯＳトランジスタＳＴ３０のゲートには、オンオフ信号が印加され、これによりＭＯＳトランジスタのオンオフ制御されるようになっている。
【００３０】
データ判別部１６０は、図１に示すように、第１の定電流源１６２および第２の定電流源１６４と、第１の定電流源１６２または第２の定電流源１６４の使用を選択的に行うためのＭＯＳトランジスタＳＴ１１〜１３およびＭＯＳトランジスタＳＴ２１〜ＳＴ２３とからなる。
第１の定電流源１６２は、ｐ型のＭＯＳトランジスタＣＴ１、ＣＴ２から構成されるカレントミラー回路からなり、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３がオンのときに、接続線１７０、１８０を介してセンス部１５０に定電流を供給するようになっている。
【００３１】
ここで、ＭＯＳトランジスタＣＴ１、ＣＴ２のサイズの関係は、後述のようにＭＯＳトランジスタＣＴ２のサイズがＭＯＳトランジスタＣＴ１のサイズの２倍になっている。
この第１の定電流源１６２は、第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第２のキャパシタアレイ１１２に設けられたダミーキャパシタＤ００〜Ｄｍ０およびダミーキャパシタＤ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合に使用される。
【００３２】
さらに具体的に説明すると、ＭＯＳトランジスタＣＴ１は、ゲートが自己のドレインに接続されるとともにＭＯＳトランジスタＣＴ２のゲートに接続され、ソースがＭＯＳトランジスタＳＴ１３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ１１を介して接続線１７０に接続されている。また、ＭＯＳトランジスタＣＴ２は、ゲートがＭＯＳトランジスタＣＴ１のゲートに接続され、ソースがＭＯＳトランジスタＳＴ１３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ１２を介して接続線１８０に接続されている。さらに、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３の各ゲートには、オンオフ信号ＢＬＫ１が供給され、これによりＭＯＳトランジスタＳＴ１１〜ＳＴ１３のオンオフ制御が行われるようになっている。
【００３３】
第２の定電流源１６４は、ｐ型のＭＯＳトランジスタＣＴ３、ＣＴ４から構成されるカレントミラー回路からなり、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３がオンのときに、接続線１７０、１８０を介してセンス部１５０に定電流を供給するようになっている。
ここで、ＭＯＳトランジスタＣＴ３、ＣＴ４のサイズの関係は、後述のようにＭＯＳトランジスタＣＴ４のサイズがＭＯＳトランジスタＣＴ３のサイズの２倍になっている。
【００３４】
この第２の定電流源１６４は、第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第１のキャパシタアレイ１１０に設けられたダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合に使用される。
さらに具体的に説明すると、ＭＯＳトランジスタＣＴ３は、ゲートが自己のドレインに接続されるとともにＭＯＳトランジスタＣＴ４のゲートに接続され、ソースがＭＯＳトランジスタＳＴ２３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ２１を介して接続線１８０に接続されている。また、ＭＯＳトランジスタＣＴ４は、ゲートがＭＯＳトランジスタＣＴ３のゲートに接続され、ソースがＭＯＳトランジスタＳＴ２３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ２２を介して接続線１７０に接続されている。さらに、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３の各ゲートには、オンオフ信号ＢＬＫ１が供給され、これによりＭＯＳトランジスタＳＴ２１〜ＳＴ２３のオンオフ制御が行われるようになっている。
【００３５】
次に、このような構成からなる実施形態の動作の一例について、図面を参照して説明する。
この例では、図１に示す第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００に格納されたデータの読み出しを行う場合の動作について説明する。
この場合には、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３の各ゲートに印加するオンオフ信号ＢＬＫ１を「Ｌ」レベルにし、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３をオンの状態にする。また、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３の各ゲートに印加するオンオフ信号ＢＬＫ２を「Ｈ」レベルにし、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３をオフの状態にする。
【００３６】
さらに、誘電体キャパシタＣ００のデータを読み出すために、電位検出部１５０−０を構成する一対のＭＯＳトランジスタＤＴ０、ＤＴ０のみを動作状態にする。このため、ＭＯＳトランジスタＳＴ３０のゲートに印加するオンオフ信号を「Ｈ」レベルとし、ＭＯＳトランジスタＳＴ３０をオンにする。また、ＭＯＳトランジスタＳＴ３０以外のＭＯＳトランジスタＳＴ３１・・・ＳＴ３ｍは、オフにする。
【００３７】
このときの等価回路は、図２（ａ）に示すようになる。図２（ａ）では、説明をわかり易くするために、データを読み出すために選択された強誘電体キャパシタＣ００と、それに対応して参照データが読み出されるダミーキャパシタＤ００、Ｄ０１のみを図示している。
ビット線ＢＬ０Ｌ、ＢＬ０Ｒは、いずれも１／４ＶＤＤの電位を保った浮遊状態になっている。また、ワード線ＷＬ０Ｌ、ＷＬＤ０Ｒ、ＷＬＤ１Ｒは、１／２ＶＤＤの電圧がそれぞれ印加されている。
【００３８】
図２（ｂ）に示すように、ワード線ＷＬ０Ｌ、ＷＬＤ０Ｒ、ＷＬＤ１Ｒに、１／２ＶＤＤ、ＶＤＤ、および１／２ＶＤＤの各電圧を順に印加すると、ビット線ＢＬ０Ｌの電位はその格納されたデータに応じた電圧になり、ビットラインＢＬ０Ｒの電位はΔＶ３になる。
すなわち、ビット線ＢＬ０Ｌの電位は、図２（ｂ）に示すように、強誘電体キャパシタＣ００の２値データが「１」のときにはΔＶ１となり、その２値データが「０」のときにはΔＶ０となる。
【００３９】
ここで、上記の電圧ΔＶ１、ΔＶ０、およびΔＶ３に応じてＭＯＳトランジスタＤＴ０に流れる電流を、それぞれＩｄ（ΔＶ１）、Ｉｄ（ΔＶ０）、Ｉｒ（ΔＶ３）とする。
データ判別部１６２では、Ｉｄ（ΔＶ１）またはＩｄ（ΔＶ０）を、Ｉｒ（ΔＶ３）と比較することで、後述のように強誘電体キャパシタＣ００から読み出した２値データが「１」または「０」であるかを判定する。
【００４０】
すなわち、データ判定部１６２は、ダミーキャパシタＤ０１の格納データ「１」とダミーキャパシタＤ００の格納データ「０」とを同時に読み出し、一方のＭＯＳトランジスタＤＴ０で電流Ｉｒに変換してリファレンスとして使用する。また、このとき、強誘電体キャパシタＣ００の格納データを読み出し、他方のＭＯＳトランジスタＤＴ０で電流Ｉｄに変換する。そして、その両電流Ｉｒ，ＩｄＮＩ基づいて、強誘電体キャパシタＣ００から読み出したデータが「１」または「０」であるかを判定する。
【００４１】
次に、上記の電圧ΔＶ１、ΔＶ０、およびΔＶ３について、図３を参照しながら説明する。
図３（ａ）は、キャパシタＣ１とキャパシタＣ０とを直列に接続した回路であり、その一端側がグランドＧＮＤに接続され、その他端側に入力電圧Ｖｉｎが印加され、その中点から出力電圧Ｖｏｕｔを取り出すようになっている。
【００４２】
いま、入力電圧Ｖｉｎとして１／２ＶＤＤが保持され、出力電圧Ｖｏｕｔとして１／４ＶＤＤが保持された状態になっているものとする。この状態から、図３（ａ）に示すように、入力電圧Ｖｉｎを１／２ＶＤＤ、ＶＤＤ、および１／２ＶＤＤの順序で変化させたときの出力電圧Ｖｏｕｔは、図３（ａ）に示すように、いったん電圧変化したあと、１／４ＶＤＤに戻ることは明らかである。
【００４３】
次に、以上のことを踏まえて、図３（ｂ）に示す回路を考える。
図３（ｂ）の回路は、図３（ａ）の回路に強誘電体キャパシタＣ００を、キャパシタＣ１に並列に接続したものである。この回路において、入力電圧Ｖｉｎの入力ラインをワード線ＷＬ０Ｌ、出力電圧Ｖｏｕｔの出力ラインをビット線ＢＬ０Ｌにそれぞれ対応させると、図２（ａ）に示す第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００からデータ読み出す場合の回路に等価になる。
【００４４】
この結果、キャパシタＣ１は、ワード線ＷＬ０Ｌとビット線ＢＬ０Ｌとの間に存在する浮遊容量、キャパシタＣ０は、ビット線ＢＬ０ＬとグランドＧＮＤとの間に存在する浮遊容量（ＭＯＳトランジスタＤＴ０による容量、非選択になっている他の強誘電体キャパシタによる容量、パターンによる容量等）である。
図３（ｂ）に示すように、ワード線ＷＬ０Ｌの電圧を、１／２ＶＤＤ、ＶＤＤ、１／２ＶＤＤの順序で変化させたときには、ビット線ＢＬ０Ｌ上には、同図に示すようなΔＶの電圧変化が得られる。図３（ａ）により、キャパシタＣ１による電圧の変化はないので、強誘電体キャパシタＣ００より出力された電荷による電圧の変化であることがわかる。
【００４５】
電圧変化ΔＶの大きさ（「Ｈ」レベルと「Ｌ」レベルの差ではない。）は、出力された電荷と浮遊容量Ｃ０によって決まる。よって、データ側とリファレンス側で、同じ浮遊容量にしておく必要がある。
この実施形態では、図１に示すように、左側の第１のキャパシタアレイ１１０と右側の第２のキャパシタアレイ１１２とは、レイアウト時に鏡面対象になるようにしている。これは、左側と右側（データ側とリファレンス側）でビットラインの浮遊容量が等しくなるようにするためである。等しくないと、同じデータの出力でも変化量が違ってくるのでリファレンスが正しくなくなる。
【００４６】
次に、図２（ｂ）に示す電圧ΔＶ０、ΔＶ１、およびΔＶ３の関係を説明する。
上記の説明により、ダミーキャパシタＤ０１、Ｄ００から出力される電荷は、それぞれデータ「１」とデータ「０」に対応する各電荷であり、ビットラインＢＬ０Ｌ、ＢＬ０Ｒの各浮遊容量は等しいので、ΔＶ３＝ΔＶ１＋ΔＶ０となる。
ワード線ＷＬ０Ｌ、ＷＬＤ０Ｒ、ＷＬＤ１Ｒの各電圧を１／２ＶＤＤ、ＶＤＤ、および１／２ＶＤＤの順序で変化させることにより、強誘電体キャパシタＣ００から出力された電荷のみの変化を取り出している。また、その変化量（同じデータでの変化量）は、ビット線ＢＬ０Ｌ、ＢＬ０Ｒの浮遊容量に影響されるので、その浮遊容量の管理が必要となる。そこで、その管理を行えば、図２の各電圧変化量の関係は、ΔＶ３＝ΔＶ１＋ΔＶ０となる。
【００４７】
次に、図２（ａ）に示すＩｄ（データのセンスによる電流）とＩｒ（レファレンスのセンスによる電流）の関係について、図４を参照して説明する。
図４において、（ａ）は図２（ａ）のデータを検出する側のみの回路を示し、（ｂ）はＭＯＳトランジスタＤＴ０の入力電圧Ｖｉｎとその出力電流Ｉｏｕｔの関係を示す。
この回路では、ＭＯＳトランジスタＤＴ０がオンして（入力電圧Ｖｉｎが１／４ＶＤＤ以上）から、入力電圧Ｖｉｎと出力電流Ｉｏｕｔとの関係は、図４（ａ）に示すように、比例関係（リニア）になる。
【００４８】
ここで、図２（ｂ）に示す電圧ΔＶ０、ΔＶ１、ΔＶ３の基準となる電圧は、１／４ＶＤＤであるので、各電圧変化量による電流の関係は、次式のようになる。
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）・・・（１）
次に、センスアンプ回路１４０の動作について、図面を参照して説明する。
データ判別部１６０において、第１の定電流源１６２を構成するＭＯＳトランジスタＣＴ１とＭＯＳトランジスタＣＴ２のサイズの関係は、ＭＯＳトランジスタＣＴ１のゲート幅をＷ１、ＭＯＳトランジスタＣＴ２のゲート幅をＷ２とすると、次式のようになっている。
【００４９】
Ｗ２＝２×Ｗ１・・・（２）
ここで、両ＭＯＳトランジスタＣＴ１，ＣＴ２のゲート長を同じにすると、ＭＯＳトランジスタＣＴ２は、図５（ａ）に示すようにＭＯＳトランジスタＣＴ１を並列接続にした回路に等価となる。すなわち、ＭＯＳトランジスタＣＴ２のサイズは、ＭＯＳトランジスタＣＴ１のサイズの２倍になる。よって、図５（ａ）に示すように、ＭＯＳトランジスタＣＴ１に流れる電流Ｉ１をＩｄとすれば、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は２×Ｉｄになる。
【００５０】
このように、第１の定電流源１６２のＭＯＳトランジスタＣＴ１，ＣＴ２のトランジスタサイズが上記の関係にあることを踏まえて、次に図５（ａ）に示す回路の動作を説明する。
まず、図５（ａ）において、強誘電体キャパシタＣ００からデータ「１」が読み出された場合について説明する。
【００５１】
この場合には、ビット線ＢＬ０Ｌの電位がΔＶ１変化し（図２（ｂ）参照）、ＭＯＳトランジスタＣＴ１に流れる電流Ｉ１は、次式のようになる。
Ｉ１＝Ｉｄ（ΔＶ１）・・・（３）
よって、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は、次式のようになる。
Ｉ２＝２×Ｉｄ（ΔＶ１）・・・（４）
また、ビット線ＢＬ０Ｒには、ダミーキャパシタＤ００，Ｄ０１の各参照データが読み出されるので、その電位がΔＶ３変化し（図２（ｂ）参照）、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は次式のようになる。
【００５２】
Ｉ２＝Ｉｒ（ΔＶ３）・・・（５）
また、次式のような関係がある。
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）・・・（６）
Ｉｄ（ΔＶ１）＞Ｉｄ（ΔＶ０） ・・・（７）
これにより、次式が成立する。
【００５３】
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）＜２×Ｉｄ（Ｖ１）・・・（８）
この結果、ＭＯＳトランジスタＣＴ２が流そうとする電流２×Ｉｄ（ΔＶ１）のほうが、ＭＯＳトランジスタＤＴ０が流そうとする電流Ｉｒ（ΔＶ３）よりも大きくなるので、出力電圧Ｖｏｕｔは「Ｈ」レベルとなる。
次に、強誘電体キャパシタＣ００から、データ「０」が読み出された場合について説明する。
【００５４】
この場合には、ビット線ＢＬ０Ｌの電位がΔＶ０変化し（図２（ｂ）参照）、ＭＯＳトランジスタＣＴ１に流れる電流Ｉ１は、次式のようになる。
Ｉ１＝Ｉｄ（ΔＶ０）・・・（９）
よって、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は、次式のようになる。
Ｉ２＝２×Ｉｄ（ΔＶ０）・・・（１０）
また、ビット線ＢＬ０Ｒの電位はΔＶ３変化し、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は次式のようになる。
【００５５】
Ｉ２＝Ｉｒ（ΔＶ３）・・・（１１）
さらに、次のような関係がある。
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）・・・（１２）
Ｉｄ（ΔＶ１）＞Ｉｄ（ΔＶ０） ・・・（１３）
これにより、次式が成立する。
【００５６】
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）＞２×Ｉｄ（Ｖ０）・・（１４）
この結果、ＭＯＳトランジスタＣＴ２が流そうとする電流２×Ｉｄ（ΔＶ０）のほうが、ＭＯＳトランジスタＤＴ０が流そうとする電流Ｉｒ（ΔＶ３）よりも小さくなるので、出力電圧Ｖｏｕｔは「Ｌ」レベルになる。
次に、図１に示す第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００に格納されたデータの読み出しを行う場合の動作について説明する。
【００５７】
この場合には、図１の回路において、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３の各ゲートに印加するオンオフ信号ＢＬＫ１を「Ｈ」レベルにし、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３をオフの状態にする。また、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３の各ゲートに印加するオンオフ信号ＢＬＫ２を「Ｌ」レベルにし、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３をオンの状態にする。
【００５８】
さらに、誘電体キャパシタＣ００のデータを読み出すために、電位検出部１５０−０を構成する一対のＭＯＳトランジスタＤＴ０、ＤＴ０のみを動作状態にする。このため、ＭＯＳトランジスタＳＴ３０のゲートに印加するオンオフ信号を「Ｈ」レベルとし、ＭＯＳトランジスタＳＴ３０をオンにする。また、ＭＯＳトランジスタＳＴ３０以外のＭＯＳトランジスタＳＴ３１・・・ＳＴ３ｍは、オフにする。
【００５９】
このときの等価回路は、図５（ｂ）に示すようになる。図５（ｂ）では、説明をわかり易くするために、データを読み出すために選択された強誘電体キャパシタＣ００と、それに対応して参照データが読み出されるダミーキャパシタＤ００、Ｄ０１のみを図示している。
ここで、図５（ｂ）に示す回路では、第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００に格納されたデータを読み出し、第１のキャパシタアレイ１１０のダミーキャパシタＤ００，Ｄ０１の各参照データを読み出すようにしているが、この各データの読み出し動作は、図５（ａ）回路と基本的に同じであるので、その説明は省略する。
【００６０】
ただし、この場合には、データ判別部１６０では第２の定電流源１６４が使用されるので、それに使用されるＭＯＳトランジスタＣＴ３，ＣＴ４のサイズの関係について説明する。
ＭＯＳトランジスタＣＴ４、ＣＴ３のトランジスタサイズは、ＭＯＳトランジスタＣＴ３のゲート幅をＷ３、ＭＯＳトランジスタＣＴ４のゲート幅をＷ４とすると、次式の関係にある。
【００６１】
Ｗ４＝２×Ｗ３・・・（１５）
ここで、両ＭＯＳトランジスタＣＴ３，ＣＴ４のゲート長を同じにすると、ＭＯＳトランジスタＣＴ４は、図５（ｂ）に示すようにＭＯＳトランジスタＣＴ３を並列接続にした回路に等価となる。すなわち、ＭＯＳトランジスタＣＴ４のサイズは、ＭＯＳトランジスタＣＴ３のサイズの２倍になる。
【００６２】
また、ＭＯＳトランジスタＣＴ４のゲート幅Ｗ４とＭＯＳトランジスタＣＴ２のゲート幅Ｗ２との関係、およびＭＯＳトランジスタＣＴ１のゲート幅Ｗ１とＭＯＳトランジスタＣＴ３のゲート幅Ｗ３との関係は、次式の関係にある。
Ｗ４＝Ｗ２・・・（１６）
Ｗ１＝Ｗ３・・・（１７）
ここで、次の関係が得られる。
【００６３】
２×Ｉｄ（ΔＶ１）＞Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）＞２×Ｉｄ（Ｖ０）・・・（１８）
これにより、次の関係が得られる。
Ｉｄ（ΔＶ１）＞（Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０））／２＞Ｉｄ（Ｖ０）・・・（１９）
これによれば、データ判別部１６０では、Ｉｄ（ΔＶ１）とＩｄ（Ｖ０）の判定に、その中点の電圧レベルを使用していることになる。
【００６４】
次に、キャパシタアレイ１１０、１１２における強誘電体キャパシタの選択または非選択について説明する。
図６は、この実施形態の２つのキャパシタアレイ１１０、１１２に使用される強誘電体キャパシタの印加電圧と電荷の関係を示す。
図６において、ヒステリシスループの上辺をデータ「１」側の分極、下辺をデータ「０」側の分極を示すとすると、強誘電体キャパシタに対する印加電圧が−１／４ＶＤＤから＋１／４ＶＤＤまでの範囲であれば、データが変化しないことがわかる。
【００６５】
そこで、この実施形態においては、非選択の強誘電体キャパシタに、｜１／４ＶＤＤ｜以上の電圧が印加されないように制御されている。
選択されたビット線は、図２（ａ）の場合では、ビット線ＢＬ０Ｌとビット線ＢＬ０Ｒとになり、非選択のビット線はそれ以外のビット線になる。また、選択されたワード線は、図２（ａ）の場合では、ワード線ＷＬ０Ｌおよびワード線ＷＬＤ１Ｒ、ＷＬＤ０Ｒになり、非選択のワード線はそれ以外のワード線になる。
【００６６】
さらに、選択される強誘電体キャパシタは、選択されたビット線と選択されたワード線とが交差する場所に存在するキャパシタである。図２（ａ）場合では、強誘電体キャパシタＣ００、およびダミーキャパシタＤ０１、Ｄ００であり、非選択のキャパシタは、それ以外のキャパシタである。
次に、ビット線制御部１２０、１２２およびワード線制御部１３０、１３２による強誘電体キャパシタの選択または非選択の制御例について、図７〜図１１を参照して説明する。
【００６７】
まず、ビット線およびワード線の各電位は、定常状態では、その全てが１／２ＶＤＤになっている。
次に、所望の強誘電体キャパシタに保持されるデータを読み出す場合に、選択ワード線、選択ビット線、非選択ワード線、および非選択ビット線の各電位の与え方について、図７を参照して説明する。
【００６８】
強誘電体キャパシタからのデータの読み出し動作は、図７に示すように期間Ｔ１〜Ｔ３からなるので、各期間について順次説明する。
まず、期間Ｔ１ではデータ読み出しの準備を行い、図７に示すように、選択ワード線（選択ＷＬ）の電位は１／２ＶＤＤ、非選択ワード線（非選択ＷＬ）の電位は１／２ＶＤＤのままである。また、選択ビット線（選択ＢＬ）の電位は１／４ＶＤＤに変化し、非選択ビット線（非選択ＢＬ）の電位は３／４ＶＤＤに変化する。
【００６９】
ただし、選択ビット線は、１／４ＶＤＤに設定した後に、ＨｉＺ（ハイインピーダンス）状態にしている。
期間Ｔ１における、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図８に示す。図８において、ビット線とワード線とが交差する位置における白い丸は非選択の強誘電体キャパシタであり、その黒い丸は選択された強誘電体キャパシタである。
【００７０】
図８に示すように、強誘電体キャパシタは、選択または非選択にかかわらず、いずれも｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ１では、いずれのキャパシタもデータの破壊は起こらない。
次に、期間Ｔ２ではデータの読み出しが行われ、図７に示すように、選択ワード線の電位はＶＤＤに変化し、非選択ワード線の電位は１／２ＶＤＤのままである。また、選択ビット線の電位は１／４ＶＤＤからのＨｉＺ（ハイインピーダンス）状態に変化し、非選択ビット線の電位は３／４ＶＤＤのままである。
【００７１】
期間Ｔ２における、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図９に示す。図９は、選択ワード線の電位を、１／２ＶＤＤからＶＤＤに変化させた瞬間の関係を示している。
図９によれば、非選択の強誘電体キャパシタには、｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ２では、非選択の強誘電体キャパシタにおけるデータの破壊は起こらない。
【００７２】
一方、図９によれば、選択キャパシタには、−３／４ＶＤＤが印加されている。このとき、選択キャパシタが、データ「１」を保持していた場合には、図６に示すヒステリシスの上辺から、矢印１側のヒステリシス上をＡ点に移動したことになる。これに対して、選択キャパシタが、データ「０」を保持していた場合には、図６に示すヒステリシスの下辺から、矢印２側のヒステリシス上をＡ点に移動したことになる。
【００７３】
したがって、選択キャパシタは、保持するデータの内容にかかわらず、その変化に応じた電荷を選択ビット線上に出力する（図７参照）。このとき、選択ビット線はＨｉＺ（ハイインピーダンス）状態であるので、その電荷量に応じた電圧になる（図３（ｂ）の説明を参照）。
ここで、期間Ｔ２において、図７の選択ビット線（選択ＢＬ）の電位の変化は、選択キャパシタの保持データが「１」のときには実線となり、その保持データが「０」のときには点線となる。
【００７４】
次に、期間Ｔ３ではデータの読み出し（確定）が行われ、図３で説明した様に、強誘電体キャパシタの電荷のみの抽出を行うために、期間Ｔ２における設定に対して、選択ワード線の電位のみを１／２ＶＤＤに変更している。
この制御により、選択ビット線の電位は、図７に示すように、選択キャパシタの保持データが「１」のときは実線のように変化し、その保持データが「０」のときは点線のように変化する。そして、期間Ｔ３で、その選択ビット線の電位に基づき、図１に示すデータ判別部１６０は読み出したデータの判別を行い、この判別結果を出力電圧Ｖｏｕｔとして出力する。
【００７５】
期間Ｔ３における選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図８に示す。
期間Ｔ２および期間３では、選択ビット線の電位の変化は、いずれも１／２ＶＤＤから３／４ＶＤＤの範囲内であるので、選択ビット線上にある非選択キャパシタのデータは破壊されない。また、他の非選択キャパシタにも、｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ２、Ｔ３では、非選択キャパシタのデータの破壊は起こらない。
【００７６】
選択キャパシタの保持データの読み出した後は、ビット線およびワード線の各電位を定常状態である１／２ＶＤＤにすべて変更する（図７参照）。
ここで、選択キャパシタからデータを読み出したことにより、データ「１」は破壊されるので、データの再書き込みを行う必要があるので、これについて以下に説明する。
図７に示すように、強誘電体キャパシタに対するデータの（再）書き込み動作は、期間Ｔ４〜Ｔ６からなるので、各期間について順次説明する。
【００７７】
まず、期間Ｔ４ではデータの書き込みの準備を行い、図７に示すように、選択ワード線（選択ＷＬ）の電位は１／４ＶＤＤに変化し、非選択ワード線（非選択ＷＬ）の電位は３／４ＶＤＤに変化する。また、選択ビット線（選択ＢＬ）の電位は１／２ＶＤＤのままとし、非選択ビット線（非選択ＢＬ）の電位は１／２ＶＤＤのままとする。
期間Ｔ４における選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図１０に示す。図１０によれば、各キャパシタは、いずれも｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ４では、その各キャパシタは、いずれもデータの破壊は起こらない。
【００７８】
次に、期間Ｔ５ではデータの書き込みが行われ、図７に示すように、選択ワード線の電位は１／４ＶＤＤに変化し、非選択ワード線の電位は３／４ＶＤＤのままである。また、選択ビット線の電位は、書き込みデータが「１」のときにはＶＤＤに変化させ、書き込みデータが「０」のときには１／２ＶＤＤのままとする。さらに、非選択ビット線の電位は、１／２ＶＤＤのままとする。
【００７９】
期間Ｔ５における、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図１０および図１１にそれぞれ示す。
図１０は、書き込みデータが「０」のときである。このときには、各キャパシタは、いずれも｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、各キャパシタは、いずれもデータの破壊は起こらない。このときには、選択キャパシタにも、データの書き込みが行われていない。よって、選択キャパシタは、ヒステリシスの下辺の「０」側に分極している（図６参照）。
【００８０】
図１１は、書き込みデータが「１」のときである。このときには、非選択キャパシタに、｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、非選択キャパシタは、データの破壊は起こらない。一方、選択キャパシタには、期間Ｔ２とは、逆向きに３／４ＶＤＤの電圧が印加されていることがわかる。よって、選択キャパシタは、図６のヒステリシスの上辺の「１」側のＢ点に移動している。このため、選択キャパシタは、データ「１」の側に分極したことがわかる。
【００８１】
次に、期間Ｔ６では、図７に示すように、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位を、期間Ｔ４と同じ状態にしている。その後、定常状態にしている。このように、期間Ｔ４と同じ状態を経て定常状態にするのは、各キャパシタのデータを破壊しないためである。
以上説明したデータの再書き込み動作は、データの書き込み動作と同じである。従って、データの書き込みは、期間Ｔ４から期間Ｔ６の制御のみを行えばよい。
【００８２】
なお、データの再書き込みとデータの書き込みとは、書き込みデータが「１」のときにのみ書き込みを行う制御にし、書き込みデータが「０」のときはその制御を省略してもかまわない。このように、書き込みデータが「１」の場合にのみ書き込みにすると、動作が速くなる利点がある。
以上の説明したように、この実施形態では、センスアンプ回路１４０を、キャパシタアレイのビット線毎に配置される複数の電位検出部１５０−０〜１５０ｍと、この電位検出部１５０−０〜１５０ｍに共通に使用するデータ判別部１６０とにより独立に設けるようにしたので、センスアンプ回路の回路規模を小さくでき、もって、全体として小型化できる。
【００８３】
また、この実施形態では、第１のキャパシタアレイ１１０と第２のキャパシタアレイ１１２とを左右対称に形成するようにしたので、それらの各強誘電体キャパシタは左右において均一化を図ることができ、その経年による劣化も左右において同等となる。この結果、強誘電体の材料のロットでのばらつきに影響されず、ロットごとのパターンやＭＯＳのばらつきに影響されず、さらに温度変化に影響されない。
【００８４】
しかも、この実施形態では、第１のキャパシタアレイ１１０の強誘電体キャパシタに保持される任意のデータを読み出すときには、第２のキャパシタアレイ１１２の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用し、一方、第２のキャパシタアレイ１１２の強誘電体キャパシタに保持される任意のデータを読み出すときには、第１のキャパシタアレイ１１０の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用するようにした。
【００８５】
従って、この実施形態によれば、第１または第２のキャパシタに保持されるデータを読み出して判定する際に、その判定精度が向上する上に、経年によってもその判定精度の安定化を図ることができる。
（電子機器の実施形態）
次に、本発明の電子機器の実施形態について説明する。
【００８６】
この実施形態に係る電子機器としては、例えばパーソナルコンピュータ、携帯電話、などが挙げられる。パーソナルコンピュータは、表示装置、ＣＰＵ、メモリなどから構成される。特に、メモリとして、不揮発性メモリである図１に示すメモリ装置を利用することができる。
このような構成からなる電子機器によれば、回路規模が小さなメモリ装置を搭載した各種の電子機器を提供できる。
【図面の簡単な説明】
【００８７】
【図１】本発明のメモリ装置の実施形態の構成を示す回路図である。
【図２】任意の強誘電体キャパシタからの格納データを読み出す場合の説明図であって、（ａ）はその際の部分的な回路図であり、（ｂ）はその回路図の各ワード線および各ビット線の電圧波形をそれぞれ示す波形図である。
【図３】強誘電体キャパシタに関連する容量を説明する説明図であって、（ａ）はキャパシタの直列回路を示し、（ｂ）はそのキャパシタを用いて強誘電体キャパシタに関連する容量を説明する図である。
【図４】図１に示すセンスアンプ回路の動作を説明する図であって、（ａ）はそのセンスアンプ回路の一部を抜き出した回路図であり、（ｂ）はその回路のワード線と接続されるＭＯＳトランジスタの入力電圧と出力電流の関係を示す図である。
【図５】図１に示すセンスアンプ回路の動作を説明する図であって、（ａ）はそのセンスアンプ回路が第１のキャパシタアレイの任意の強誘電体キャパシタからデータを読み出す場合の部分的は回路図、（ｂ）はそのセンスアンプ回路が第２のキャパシタアレイの任意の強誘電体キャパシタからデータを読み出す場合の部分的は回路図である。
【図６】この実施形態に適用される強誘電体キャパシタの印加電圧と分極電荷との関係の一例を示す図である。
【図７】図１に示すビット線制御部およびワード線制御部が任意の強誘電体キャパシタにデータを読み書きする際に制御する、各ビット線と各ワード線の電圧の波形例を示す図である。
【図８】図７の期間Ｔ１の選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を説明するための説明図である。
【図９】図７の期間Ｔ２における各線の各電位の関係を説明する説明図である。
【図１０】図７の期間Ｔ４における各線の各電位の関係を説明する説明図である。
【図１１】図７の期間Ｔ５における各線の各電位の関係を説明する説明図である。
【符号の説明】
【００８８】
１１０・・・第１のキャパシタアレイ、１１２・・・第２のキャパシタアレイ、１２０・・・第１のビット線制御部、１２２・・・第２のビット線制御部、１３０・・・第１のワード線制御部、１３２・・・第２のワード線制御部、１４０・・・センスアンプ回路、１５０・・・センス部、１５０−０〜１５０−ｍ・・・電位検出部、１６０・・・データ判別部、１６２・・・第１の定電流源、１６４・・・第２の定電流源、１７０、１８０・・・接続線
【技術分野】
【０００１】
本発明はメモリ装置及び電子機器に関し、特にセンスアンプ回路の面積が小さくできるメモリ装置及び当該メモリ装置を備えた電子機器に関するものである。
【背景技術】
【０００２】
従来、この種のメモリ装置として、例えば、非特許文献１に開示されたものが知られている。
そして、同文献の図２に開示されたメモリ装置では、ビット線毎にｐ型トランジスタ及びｎ型トランジスタにより構成されたセンスアンプが設けられている。
【非特許文献１】“IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.35, NO.5, MAY 2002, A 3.3-V, 4-Mb Nonvolatile Ferroelectric RAM with Selectively Driven Double-Pulsed Plate Read/Write-Back Scheme”
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、上記非特許文献１に開示された従来のメモリ装置では、ビット線毎にセンスアンプ回路を設ける必要があったため、回路規模が大きくなるという不具合が生じていた。特に、上記非特許文献１に開示された従来のメモリ装置では、センスアンプ回路がｐ型トランジスタ及びｎ型トランジスタにより構成されているため、各ビット線の周辺にダブルウエル構造を設ける必要があったため、回路規模が莫大に大きくなっていた。
【０００４】
そこで、本発明の目的は、上記の点に鑑み、センスアンプ回路の回路規模を小さくできるメモリ装置、およびそのメモリ装置を用いた電子機器を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
すなわち、第１の発明は、少なくとも１つの第１のビット線と、この第１のビット線に電気的に接続され任意のデータを保持する第１の強誘電体キャパシタと、前記第１のビット線に電気的に接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、少なくとも１つの第２のビット線と、この第２のビット線に電気的に接続され任意のデータを保持する第２の強誘電体キャパシタと、前記第２のビット線に電気的に接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタを含む第２のキャパシタアレイと、前記第１のビット線の電位と前記第２ビット線の電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号それぞれ生成する少なくとも１つの電位検出部と、前記電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、を備えている。
【０００６】
第２の発明は、複数の第１のビット線と、この複数の第１のビット線に電気的にそれぞれ接続され任意のデータを保持する第１の強誘電体キャパシタと、前記複数の第１のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、複数の第２のビット線と、この複数の第２のビット線に電気的にそれぞれ接続され任意のデータを保持する第２の強誘電体キャパシタと、前記複数の第２のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタを含む第２のキャパシタアレイと、前記複数の第１のビット線の各電位と、この各電位に対応する前記複数の第２ビット線の各電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号をそれぞれ生成する複数の電位検出部と、この複数の各電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、を備えている。
【０００７】
第３の発明は、第１または第２の発明において、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタおよび前記第２のキャパシタアレイの前記第２の強誘電体キャパシタにそれぞれ保持される各データの読み出しを制御する制御部をさらに備え、前記制御部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータを前記第１のビット線に読み出すときには、前記第２のキャパシタアレイの前記第３および第４のダミーキャパシタに保持されるデータを前記第２のビット線にそれぞれ読み出し、他方、前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータを前記第２のビット線に読み出すときには、前記第１のキャパシタアレイの前記第１および第２のダミーキャパシタに保持されるデータを前記第１のビット線にそれぞれ読み出すように制御するようになっている。
【０００８】
第４の発明は、第１、第２または第３の発明において、前記データ判別部は、前記電位検出部と接続自在な第１のデータ判別部と、前記電位検出部と接続自在な第２のデータ判別部とを備え、前記両データ判別部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータの読み出し、または前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータの読み出しに応じて、選択的に使用するようになっている。
【０００９】
第５の発明は、第２、第３または第４の発明において、前記複数の電位検出部は、そのうちの１つを選択的に使用するようになっている。
第６の発明は、第１乃至第５のうちのいずれかの発明において、前記電位検出部は、前記第１のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第１のＭＯＳトランジスタと、前記第２のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第２のＭＯＳトランジスタと、前記第１および第２のＭＯＳトランジスタの動作のオンオフ制御を行うｎ型の第３のＭＯＳトランジスタとからなる。
【００１０】
第７の発明は、第４、第５または第６の発明において、前記第１のデータ判別部は、カレントミラー回路からなる第１の定電流源と、この第１の定電流源と前記電位検出部との接続を行う第１のスイッチとを備え、前記第２のデータ判別部は、カレントミラー回路からなる前記第２の定電流源と、この第２の定電流源と前記電位検出部との接続を行う第２のスイッチとを備えている。
【００１１】
第８の発明は、第７の発明において、前記第１の定電流源は、前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第４のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第５のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第５のＭＯＳトランジスタのサイズが前記第４のＭＯＳトランジスタのサイズの２倍になっており、前記第２の定電流源は、前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第６のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第７のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第６のＭＯＳトランジスタのサイズが前記第７のＭＯＳトランジスタのサイズの２倍になっている。
【００１２】
第９の発明は、メモリを備えている電子機器であって、前記メモリは、前記第１乃至第８のうちのいずれかのメモリ装置としたものである。
以上のような構成からなる本発明によれば、センスアンプ回路を、キャパシタアレイのビット線毎に配置される１つ以上の電位検出部と、この１つ以上の電位検出部に共通に使用するデータ判別部とにより独立に設けるようにしたので、センスアンプ回路の回路規模を小さくでき、もって、全体として小型化できる。
【００１３】
また、本発明では、第１のキャパシタアレイと第２のキャパシタアレイとを左右対称に形成できるので、それらの各キャパシタは左右において均一化を図ることができ、その経年による劣化も左右において同等となる。
しかも、本発明では、第１のキャパシタアレイの第１の強誘電体キャパシタに保持される任意のデータを読み出すときには、第２のキャパシタアレイの第３および第４のダミーキャパシタに保持される所定のデータをそれぞれ読み出して基準データとして使用し、一方、第２のキャパシタアレイの第２の強誘電体キャパシタに保持される任意のデータを読み出すときには、第１のキャパシタアレイの第１および第２のダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用するようにした。
【００１４】
従って、本発明によれば、第１または第２の強誘電体キャパシタに保持されるデータを読み出して判定する際に、その判定精度が向上する上に、経年によってもその判定精度の安定化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
（メモリ装置の実施形態）
本発明のメモリ装置の実施形態は、図１に示すように、第１のキャパシタアレイ１１０と、第２のキャパシタアレイ１１２と、第１のビット線制御部１２０と、第２のビット線制御部１２２と、第１のワード線制御部１３０と、第２のワード線制御部１３２と、センスアンプ回路１４０とを備えている。
【００１６】
第１のキャパシタアレイ１１０は、図１に示すように、所定のデータを保持する強誘電体キャパシタＣ００〜Ｃｍｎが縦横方向に配置され、その各強誘電体キャパシタＣ００〜Ｃｍｎは、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬ０Ｌ〜ＷＬｎＬがそれぞれ電気的に接続されている。そして、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬ０Ｌ〜ＷＬｎＬの電位を変化させることにより、所定の強誘電体キャパシタに対して所定の２値データ（「０」または「１」）を書き込み、または所定の強誘電体キャパシタに書き込まれた所定のデータの読み出しができるようになっている。
【００１７】
また、第１のキャパシタアレイ１１０は、図１に示すように、例えば強誘電体キャパシタＣ００〜Ｃｍｎの左右の両隣に、強誘電体キャパシタからなるダミーキャパシタＤ００〜Ｄｍ０およびダミーキャパシタＤ０１〜Ｄｍ１をそれぞれ備えている。ダミーキャパシタＤ００〜Ｄｍ０は、リファレンスデータとして使用されるデータ「０」を記憶しておく。ダミーキャパシタＤ０１〜Ｄｍ１は、リファレンスデータとして使用されるデータ「１」を記憶しておく。
【００１８】
ダミーキャパシタＤ００〜Ｄｍ０は、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ０Ｌがそれぞれ電気的に接続され、そのビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ０Ｌの電位を変えることにより、データ「０」の読み書きができるようになっている。さらに、ダミーキャパシタＤ０１〜Ｄｍ１は、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ１Ｌがそれぞれ電気的に接続され、ビット線ＢＬ０Ｌ〜ＢＬｍＬおよびワード線ＷＬＤ１Ｌの電位を変えることにより、データ「１」の読み書きができるようになっている。
【００１９】
このようにダミーキャパシタＤ００〜Ｄｍ０に書き込まれたデータ「０」と、ダミーキャパシタＤ０１〜Ｄｍ１に書き込まれたデータ「１」とは、後述のように、強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれているデータが「０」または「１」であるかを判別する際に使用される。
第２のキャパシタアレイ１１２は、図１に示すように、所定のデータを保持する強誘電体キャパシタＣ００〜Ｃｍｎが配置され、その各強誘電体キャパシタＣ００〜Ｃｍｎは、ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬ０Ｒ〜ＷＬｎＲがそれぞれ電気的に接続されている。ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬ０Ｒ〜ＷＬｎＲの電位を変化させることにより、所定の強誘電体キャパシタに対して所定の２値データの読み書きができるようになっている。
【００２０】
また、第２のキャパシタアレイ１１２は、図１に示すように、例えば強誘電体キャパシタＣ００〜Ｃｍｎの左右の両隣に、第１のキャパシタアレイ１１０と同様に、強誘電体キャパシタからなるダミーキャパシタＤ００〜Ｄｍ０およびダミーキャパシタＤ０１〜Ｄｍ１を備えている。ダミーキャパシタＤ００〜Ｄｍ０は、ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬＤ０Ｒがそれぞれ電気的に接続されている。また、ダミーキャパシタＤ０１〜Ｄｍ１は、ビット線ＢＬ０Ｒ〜ＢＬｍＲおよびワード線ＷＬＤ１Ｒがそれぞれ電気的に接続されている。
【００２１】
ここで、キャパシタアレイ１１０、１１２を形成する、強誘電体キャパシタＣ００〜ＣｍｎおよびダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１は、一方の電極がビット線により構成され、他方の電極がワード線に構成される、いわゆるクロスポイント型の構造を採用している。
また、第１のキャパシタアレイ１１０は、センスアンプ回路１４０を挟んで第２のキャパシタアレイ１１２と対向するように配置されており、第１のキャパシタアレイ１１０に設けられた強誘電体キャパシタに電気的に接続されるビット線ＢＬ０Ｌ〜ＢＬｍＬと、第２のキャパシタアレイ１１２に設けられた強誘電体キャパシタに電気的に接続されるビット線ＢＬ０Ｒ〜ＢＬｍＲとは、いわゆるオープンビット線構造を有するように配置されている。
【００２２】
以上の説明からわかるように、第１のキャパシタアレイ１１０は、複数のビット線ＢＬ０Ｌ〜ＢＬｍＬを有し、例えばビット線ＢＬ０Ｌには複数の強誘電体キャパシタＣ００〜Ｃ０ｎ、および２つのダミーキャパシタＤ００、Ｄ０１がそれぞれ接続されている。また、同様に、第１のキャパシタアレイ１１２は、複数のビット線ＢＬ０Ｒ〜ＢＬｍＲを有し、例えばビット線ＢＬ０Ｒには複数の強誘電体キャパシタＣ００〜Ｃ０ｎ、および２つのダミーキャパシタＤ００、Ｄ０１がそれぞれ接続されている。
【００２３】
ビット線制御部１２０は、各ビット線ＢＬ０Ｌ〜ＢＬｍＬの電位を制御するようになっている。すなわち、ビット線制御部１２０は、各ビット線ＢＬ０Ｌ〜ＢＬｍＬが、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤ若しくはＶＤＤ、または浮遊状態（ハイインピーダンス）になるように制御する。
ここで、１／４ＶＤＤ、１／２ＶＤＤ、および３／４ＶＤＤは、（１／４）×ＶＤＤ、（１／２）×ＶＤＤ、および（３／４）×ＶＤＤをそれぞれ意味し、本明細書では以下同様である。
【００２４】
ビット線制御部１２２は、各ビット線ＢＬ０Ｒ〜ＢＬｍＲの電位を制御するようになっている。すなわち、ビット線制御部１２２は、各ビット線ＢＬ０Ｒ〜ＢＬｍＲが、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤ若しくはＶＤＤ、または浮遊状態になるように制御する。
ワード線制御部１３０は、ワード線ＷＬ０Ｌ〜ＷＬｎＬおよびワード線ＷＬＤ０Ｌ〜ＷＬＤ０Ｌ、ＷＬＤ１Ｌの各電位を制御するようになっている。すなわち、ワード線制御部１３０は、その各ワード線が、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤまたはＶＤＤになるように制御する。
【００２５】
ワード線制御部１３２は、ワード線ＷＬ０Ｒ〜ＷＬｎＲおよびワード線ＷＬＤ０Ｒ〜ＷＬＤ０Ｒ、ＷＬＤ１Ｒの各電位を制御するようになっている。すなわち、ワード線制御部１３０は、その各ワード線が、１／４ＶＤＤ、１／２ＶＤＤ、３／４ＶＤＤまたはＶＤＤになるように制御する。
センスアンプ回路１４０は、図１に示すように、ビット線ＢＬ０Ｌ〜ＢＬｍＬのうちの１つの電位と、それに対応するビット線ＢＬ０Ｒ〜ＢＬｍＲのうちの１つの電位とをそれぞれ検出するセンス部１５０と、このセンス部１５０が検出した両電位に基づいて、ビット線ＢＬ０Ｌ〜ＢＬｍＬまたはビット線ＢＬ０Ｒ〜ＢＬｍＲに接続された強誘電体キャパシタＣ００〜Ｃ０ｎのうちの１つに保持されたデータが「１」または「０」かを判別するデータ判別部１６０とからなる。
【００２６】
センス部１５０とデータ判別部１６０は、接続線１７０および接続線１８０により電気的に接続され、この接続線１７０、１８０が、それぞれデータを読み出すためのデータ線または参照データを読み出すための参照線として機能する。
すなわち、第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第２のキャパシタアレイ１１２に設けられたダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合には、接続線１７０はデータ線、接続線１８０は参照線としてそれぞれ機能する。一方、第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第１のキャパシタアレイ１１０に設けられたダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合には、接続線１８０はデータ線、接続線１７０は参照線としてそれぞれ機能する。
【００２７】
センス部１５０は、図１に示すように、複数の電位検出部１５０−０〜１５０−ｍからなり、これらのうちの１つを選択的に使用するようになっている。すなわち、各電位検出部１５０−０〜１５０−ｍは、同じ特性からなる一対のｎ型のＭＯＳトランジスタ（ＤＴ０，ＤＴ０）、（ＤＴ１，ＤＴ１）・・・（ＤＴｍ，ＤＴｍ）と、これらに対応するｎ型のＭＯＳトランジスタＳＴ３０、ＳＴ３１・・・ＳＴ３ｍとからなる。
【００２８】
電位検出部１５０−０〜１５０−ｍの各構成は基本的に同一であるので、電位検出部１５０−０の構成について以下に説明する。
電位検出部１５０−０を構成する一方のＭＯＳトランジスタＤＴ０は、ビット線ＢＬ０Ｌの電位を検出し、この検出電位に応じた検出電流に変換するようになっている。また、他方のＭＯＳトランジスタＤＴ０は、ビット線ＢＬ０Ｌに対応するビット線ＢＬ０Ｒの電位を検出し、この検出電位に応じた検出電流に変換するようになっている。さらに、ＭＯＳトランジスタＳＴ３０は、オンオフ制御されスイッチ素子であり、オンのときに、その一対のＭＯＳトランジスタＤＴ０、ＤＴ０を動作させるようになっている。
【００２９】
さらに詳述すると、一方のＭＯＳトランジスタＤＴ０のゲートはビットラインＢＬ０Ｌに接続され、そのドレインは接続線１７０に接続されている。また、他方のＭＯＳトランジスタＤＴ０のゲートはビットラインＢＬ０Ｒに接続され、そのドレインは接続線１８０に接続されている。さらに、一対のＭＯＳトランジスタＤＴ０、ＤＴ０の各ソースは共通接続され、その各共通接続部がＭＯＳトランジスタＳＴ３０を介してグランドに接続されている。ＭＯＳトランジスタＳＴ３０のゲートには、オンオフ信号が印加され、これによりＭＯＳトランジスタのオンオフ制御されるようになっている。
【００３０】
データ判別部１６０は、図１に示すように、第１の定電流源１６２および第２の定電流源１６４と、第１の定電流源１６２または第２の定電流源１６４の使用を選択的に行うためのＭＯＳトランジスタＳＴ１１〜１３およびＭＯＳトランジスタＳＴ２１〜ＳＴ２３とからなる。
第１の定電流源１６２は、ｐ型のＭＯＳトランジスタＣＴ１、ＣＴ２から構成されるカレントミラー回路からなり、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３がオンのときに、接続線１７０、１８０を介してセンス部１５０に定電流を供給するようになっている。
【００３１】
ここで、ＭＯＳトランジスタＣＴ１、ＣＴ２のサイズの関係は、後述のようにＭＯＳトランジスタＣＴ２のサイズがＭＯＳトランジスタＣＴ１のサイズの２倍になっている。
この第１の定電流源１６２は、第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第２のキャパシタアレイ１１２に設けられたダミーキャパシタＤ００〜Ｄｍ０およびダミーキャパシタＤ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合に使用される。
【００３２】
さらに具体的に説明すると、ＭＯＳトランジスタＣＴ１は、ゲートが自己のドレインに接続されるとともにＭＯＳトランジスタＣＴ２のゲートに接続され、ソースがＭＯＳトランジスタＳＴ１３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ１１を介して接続線１７０に接続されている。また、ＭＯＳトランジスタＣＴ２は、ゲートがＭＯＳトランジスタＣＴ１のゲートに接続され、ソースがＭＯＳトランジスタＳＴ１３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ１２を介して接続線１８０に接続されている。さらに、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３の各ゲートには、オンオフ信号ＢＬＫ１が供給され、これによりＭＯＳトランジスタＳＴ１１〜ＳＴ１３のオンオフ制御が行われるようになっている。
【００３３】
第２の定電流源１６４は、ｐ型のＭＯＳトランジスタＣＴ３、ＣＴ４から構成されるカレントミラー回路からなり、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３がオンのときに、接続線１７０、１８０を介してセンス部１５０に定電流を供給するようになっている。
ここで、ＭＯＳトランジスタＣＴ３、ＣＴ４のサイズの関係は、後述のようにＭＯＳトランジスタＣＴ４のサイズがＭＯＳトランジスタＣＴ３のサイズの２倍になっている。
【００３４】
この第２の定電流源１６４は、第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００〜Ｃｍｎに書き込まれたデータを読み出し、その際に、第１のキャパシタアレイ１１０に設けられたダミーキャパシタＤ００〜Ｄｍ０、Ｄ０１〜Ｄｍ１に書き込まれた参照データを読み出す場合に使用される。
さらに具体的に説明すると、ＭＯＳトランジスタＣＴ３は、ゲートが自己のドレインに接続されるとともにＭＯＳトランジスタＣＴ４のゲートに接続され、ソースがＭＯＳトランジスタＳＴ２３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ２１を介して接続線１８０に接続されている。また、ＭＯＳトランジスタＣＴ４は、ゲートがＭＯＳトランジスタＣＴ３のゲートに接続され、ソースがＭＯＳトランジスタＳＴ２３介して正の電源ＶＤＤに接続され、ドレインがＭＯＳトランジスタＳＴ２２を介して接続線１７０に接続されている。さらに、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３の各ゲートには、オンオフ信号ＢＬＫ１が供給され、これによりＭＯＳトランジスタＳＴ２１〜ＳＴ２３のオンオフ制御が行われるようになっている。
【００３５】
次に、このような構成からなる実施形態の動作の一例について、図面を参照して説明する。
この例では、図１に示す第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００に格納されたデータの読み出しを行う場合の動作について説明する。
この場合には、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３の各ゲートに印加するオンオフ信号ＢＬＫ１を「Ｌ」レベルにし、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３をオンの状態にする。また、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３の各ゲートに印加するオンオフ信号ＢＬＫ２を「Ｈ」レベルにし、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３をオフの状態にする。
【００３６】
さらに、誘電体キャパシタＣ００のデータを読み出すために、電位検出部１５０−０を構成する一対のＭＯＳトランジスタＤＴ０、ＤＴ０のみを動作状態にする。このため、ＭＯＳトランジスタＳＴ３０のゲートに印加するオンオフ信号を「Ｈ」レベルとし、ＭＯＳトランジスタＳＴ３０をオンにする。また、ＭＯＳトランジスタＳＴ３０以外のＭＯＳトランジスタＳＴ３１・・・ＳＴ３ｍは、オフにする。
【００３７】
このときの等価回路は、図２（ａ）に示すようになる。図２（ａ）では、説明をわかり易くするために、データを読み出すために選択された強誘電体キャパシタＣ００と、それに対応して参照データが読み出されるダミーキャパシタＤ００、Ｄ０１のみを図示している。
ビット線ＢＬ０Ｌ、ＢＬ０Ｒは、いずれも１／４ＶＤＤの電位を保った浮遊状態になっている。また、ワード線ＷＬ０Ｌ、ＷＬＤ０Ｒ、ＷＬＤ１Ｒは、１／２ＶＤＤの電圧がそれぞれ印加されている。
【００３８】
図２（ｂ）に示すように、ワード線ＷＬ０Ｌ、ＷＬＤ０Ｒ、ＷＬＤ１Ｒに、１／２ＶＤＤ、ＶＤＤ、および１／２ＶＤＤの各電圧を順に印加すると、ビット線ＢＬ０Ｌの電位はその格納されたデータに応じた電圧になり、ビットラインＢＬ０Ｒの電位はΔＶ３になる。
すなわち、ビット線ＢＬ０Ｌの電位は、図２（ｂ）に示すように、強誘電体キャパシタＣ００の２値データが「１」のときにはΔＶ１となり、その２値データが「０」のときにはΔＶ０となる。
【００３９】
ここで、上記の電圧ΔＶ１、ΔＶ０、およびΔＶ３に応じてＭＯＳトランジスタＤＴ０に流れる電流を、それぞれＩｄ（ΔＶ１）、Ｉｄ（ΔＶ０）、Ｉｒ（ΔＶ３）とする。
データ判別部１６２では、Ｉｄ（ΔＶ１）またはＩｄ（ΔＶ０）を、Ｉｒ（ΔＶ３）と比較することで、後述のように強誘電体キャパシタＣ００から読み出した２値データが「１」または「０」であるかを判定する。
【００４０】
すなわち、データ判定部１６２は、ダミーキャパシタＤ０１の格納データ「１」とダミーキャパシタＤ００の格納データ「０」とを同時に読み出し、一方のＭＯＳトランジスタＤＴ０で電流Ｉｒに変換してリファレンスとして使用する。また、このとき、強誘電体キャパシタＣ００の格納データを読み出し、他方のＭＯＳトランジスタＤＴ０で電流Ｉｄに変換する。そして、その両電流Ｉｒ，ＩｄＮＩ基づいて、強誘電体キャパシタＣ００から読み出したデータが「１」または「０」であるかを判定する。
【００４１】
次に、上記の電圧ΔＶ１、ΔＶ０、およびΔＶ３について、図３を参照しながら説明する。
図３（ａ）は、キャパシタＣ１とキャパシタＣ０とを直列に接続した回路であり、その一端側がグランドＧＮＤに接続され、その他端側に入力電圧Ｖｉｎが印加され、その中点から出力電圧Ｖｏｕｔを取り出すようになっている。
【００４２】
いま、入力電圧Ｖｉｎとして１／２ＶＤＤが保持され、出力電圧Ｖｏｕｔとして１／４ＶＤＤが保持された状態になっているものとする。この状態から、図３（ａ）に示すように、入力電圧Ｖｉｎを１／２ＶＤＤ、ＶＤＤ、および１／２ＶＤＤの順序で変化させたときの出力電圧Ｖｏｕｔは、図３（ａ）に示すように、いったん電圧変化したあと、１／４ＶＤＤに戻ることは明らかである。
【００４３】
次に、以上のことを踏まえて、図３（ｂ）に示す回路を考える。
図３（ｂ）の回路は、図３（ａ）の回路に強誘電体キャパシタＣ００を、キャパシタＣ１に並列に接続したものである。この回路において、入力電圧Ｖｉｎの入力ラインをワード線ＷＬ０Ｌ、出力電圧Ｖｏｕｔの出力ラインをビット線ＢＬ０Ｌにそれぞれ対応させると、図２（ａ）に示す第１のキャパシタアレイ１１０の強誘電体キャパシタＣ００からデータ読み出す場合の回路に等価になる。
【００４４】
この結果、キャパシタＣ１は、ワード線ＷＬ０Ｌとビット線ＢＬ０Ｌとの間に存在する浮遊容量、キャパシタＣ０は、ビット線ＢＬ０ＬとグランドＧＮＤとの間に存在する浮遊容量（ＭＯＳトランジスタＤＴ０による容量、非選択になっている他の強誘電体キャパシタによる容量、パターンによる容量等）である。
図３（ｂ）に示すように、ワード線ＷＬ０Ｌの電圧を、１／２ＶＤＤ、ＶＤＤ、１／２ＶＤＤの順序で変化させたときには、ビット線ＢＬ０Ｌ上には、同図に示すようなΔＶの電圧変化が得られる。図３（ａ）により、キャパシタＣ１による電圧の変化はないので、強誘電体キャパシタＣ００より出力された電荷による電圧の変化であることがわかる。
【００４５】
電圧変化ΔＶの大きさ（「Ｈ」レベルと「Ｌ」レベルの差ではない。）は、出力された電荷と浮遊容量Ｃ０によって決まる。よって、データ側とリファレンス側で、同じ浮遊容量にしておく必要がある。
この実施形態では、図１に示すように、左側の第１のキャパシタアレイ１１０と右側の第２のキャパシタアレイ１１２とは、レイアウト時に鏡面対象になるようにしている。これは、左側と右側（データ側とリファレンス側）でビットラインの浮遊容量が等しくなるようにするためである。等しくないと、同じデータの出力でも変化量が違ってくるのでリファレンスが正しくなくなる。
【００４６】
次に、図２（ｂ）に示す電圧ΔＶ０、ΔＶ１、およびΔＶ３の関係を説明する。
上記の説明により、ダミーキャパシタＤ０１、Ｄ００から出力される電荷は、それぞれデータ「１」とデータ「０」に対応する各電荷であり、ビットラインＢＬ０Ｌ、ＢＬ０Ｒの各浮遊容量は等しいので、ΔＶ３＝ΔＶ１＋ΔＶ０となる。
ワード線ＷＬ０Ｌ、ＷＬＤ０Ｒ、ＷＬＤ１Ｒの各電圧を１／２ＶＤＤ、ＶＤＤ、および１／２ＶＤＤの順序で変化させることにより、強誘電体キャパシタＣ００から出力された電荷のみの変化を取り出している。また、その変化量（同じデータでの変化量）は、ビット線ＢＬ０Ｌ、ＢＬ０Ｒの浮遊容量に影響されるので、その浮遊容量の管理が必要となる。そこで、その管理を行えば、図２の各電圧変化量の関係は、ΔＶ３＝ΔＶ１＋ΔＶ０となる。
【００４７】
次に、図２（ａ）に示すＩｄ（データのセンスによる電流）とＩｒ（レファレンスのセンスによる電流）の関係について、図４を参照して説明する。
図４において、（ａ）は図２（ａ）のデータを検出する側のみの回路を示し、（ｂ）はＭＯＳトランジスタＤＴ０の入力電圧Ｖｉｎとその出力電流Ｉｏｕｔの関係を示す。
この回路では、ＭＯＳトランジスタＤＴ０がオンして（入力電圧Ｖｉｎが１／４ＶＤＤ以上）から、入力電圧Ｖｉｎと出力電流Ｉｏｕｔとの関係は、図４（ａ）に示すように、比例関係（リニア）になる。
【００４８】
ここで、図２（ｂ）に示す電圧ΔＶ０、ΔＶ１、ΔＶ３の基準となる電圧は、１／４ＶＤＤであるので、各電圧変化量による電流の関係は、次式のようになる。
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）・・・（１）
次に、センスアンプ回路１４０の動作について、図面を参照して説明する。
データ判別部１６０において、第１の定電流源１６２を構成するＭＯＳトランジスタＣＴ１とＭＯＳトランジスタＣＴ２のサイズの関係は、ＭＯＳトランジスタＣＴ１のゲート幅をＷ１、ＭＯＳトランジスタＣＴ２のゲート幅をＷ２とすると、次式のようになっている。
【００４９】
Ｗ２＝２×Ｗ１・・・（２）
ここで、両ＭＯＳトランジスタＣＴ１，ＣＴ２のゲート長を同じにすると、ＭＯＳトランジスタＣＴ２は、図５（ａ）に示すようにＭＯＳトランジスタＣＴ１を並列接続にした回路に等価となる。すなわち、ＭＯＳトランジスタＣＴ２のサイズは、ＭＯＳトランジスタＣＴ１のサイズの２倍になる。よって、図５（ａ）に示すように、ＭＯＳトランジスタＣＴ１に流れる電流Ｉ１をＩｄとすれば、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は２×Ｉｄになる。
【００５０】
このように、第１の定電流源１６２のＭＯＳトランジスタＣＴ１，ＣＴ２のトランジスタサイズが上記の関係にあることを踏まえて、次に図５（ａ）に示す回路の動作を説明する。
まず、図５（ａ）において、強誘電体キャパシタＣ００からデータ「１」が読み出された場合について説明する。
【００５１】
この場合には、ビット線ＢＬ０Ｌの電位がΔＶ１変化し（図２（ｂ）参照）、ＭＯＳトランジスタＣＴ１に流れる電流Ｉ１は、次式のようになる。
Ｉ１＝Ｉｄ（ΔＶ１）・・・（３）
よって、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は、次式のようになる。
Ｉ２＝２×Ｉｄ（ΔＶ１）・・・（４）
また、ビット線ＢＬ０Ｒには、ダミーキャパシタＤ００，Ｄ０１の各参照データが読み出されるので、その電位がΔＶ３変化し（図２（ｂ）参照）、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は次式のようになる。
【００５２】
Ｉ２＝Ｉｒ（ΔＶ３）・・・（５）
また、次式のような関係がある。
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）・・・（６）
Ｉｄ（ΔＶ１）＞Ｉｄ（ΔＶ０） ・・・（７）
これにより、次式が成立する。
【００５３】
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）＜２×Ｉｄ（Ｖ１）・・・（８）
この結果、ＭＯＳトランジスタＣＴ２が流そうとする電流２×Ｉｄ（ΔＶ１）のほうが、ＭＯＳトランジスタＤＴ０が流そうとする電流Ｉｒ（ΔＶ３）よりも大きくなるので、出力電圧Ｖｏｕｔは「Ｈ」レベルとなる。
次に、強誘電体キャパシタＣ００から、データ「０」が読み出された場合について説明する。
【００５４】
この場合には、ビット線ＢＬ０Ｌの電位がΔＶ０変化し（図２（ｂ）参照）、ＭＯＳトランジスタＣＴ１に流れる電流Ｉ１は、次式のようになる。
Ｉ１＝Ｉｄ（ΔＶ０）・・・（９）
よって、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は、次式のようになる。
Ｉ２＝２×Ｉｄ（ΔＶ０）・・・（１０）
また、ビット線ＢＬ０Ｒの電位はΔＶ３変化し、ＭＯＳトランジスタＣＴ２に流れる電流Ｉ２は次式のようになる。
【００５５】
Ｉ２＝Ｉｒ（ΔＶ３）・・・（１１）
さらに、次のような関係がある。
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）・・・（１２）
Ｉｄ（ΔＶ１）＞Ｉｄ（ΔＶ０） ・・・（１３）
これにより、次式が成立する。
【００５６】
Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）＞２×Ｉｄ（Ｖ０）・・（１４）
この結果、ＭＯＳトランジスタＣＴ２が流そうとする電流２×Ｉｄ（ΔＶ０）のほうが、ＭＯＳトランジスタＤＴ０が流そうとする電流Ｉｒ（ΔＶ３）よりも小さくなるので、出力電圧Ｖｏｕｔは「Ｌ」レベルになる。
次に、図１に示す第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００に格納されたデータの読み出しを行う場合の動作について説明する。
【００５７】
この場合には、図１の回路において、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３の各ゲートに印加するオンオフ信号ＢＬＫ１を「Ｈ」レベルにし、ＭＯＳトランジスタＳＴ１１〜ＳＴ１３をオフの状態にする。また、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３の各ゲートに印加するオンオフ信号ＢＬＫ２を「Ｌ」レベルにし、ＭＯＳトランジスタＳＴ２１〜ＳＴ２３をオンの状態にする。
【００５８】
さらに、誘電体キャパシタＣ００のデータを読み出すために、電位検出部１５０−０を構成する一対のＭＯＳトランジスタＤＴ０、ＤＴ０のみを動作状態にする。このため、ＭＯＳトランジスタＳＴ３０のゲートに印加するオンオフ信号を「Ｈ」レベルとし、ＭＯＳトランジスタＳＴ３０をオンにする。また、ＭＯＳトランジスタＳＴ３０以外のＭＯＳトランジスタＳＴ３１・・・ＳＴ３ｍは、オフにする。
【００５９】
このときの等価回路は、図５（ｂ）に示すようになる。図５（ｂ）では、説明をわかり易くするために、データを読み出すために選択された強誘電体キャパシタＣ００と、それに対応して参照データが読み出されるダミーキャパシタＤ００、Ｄ０１のみを図示している。
ここで、図５（ｂ）に示す回路では、第２のキャパシタアレイ１１２の強誘電体キャパシタＣ００に格納されたデータを読み出し、第１のキャパシタアレイ１１０のダミーキャパシタＤ００，Ｄ０１の各参照データを読み出すようにしているが、この各データの読み出し動作は、図５（ａ）回路と基本的に同じであるので、その説明は省略する。
【００６０】
ただし、この場合には、データ判別部１６０では第２の定電流源１６４が使用されるので、それに使用されるＭＯＳトランジスタＣＴ３，ＣＴ４のサイズの関係について説明する。
ＭＯＳトランジスタＣＴ４、ＣＴ３のトランジスタサイズは、ＭＯＳトランジスタＣＴ３のゲート幅をＷ３、ＭＯＳトランジスタＣＴ４のゲート幅をＷ４とすると、次式の関係にある。
【００６１】
Ｗ４＝２×Ｗ３・・・（１５）
ここで、両ＭＯＳトランジスタＣＴ３，ＣＴ４のゲート長を同じにすると、ＭＯＳトランジスタＣＴ４は、図５（ｂ）に示すようにＭＯＳトランジスタＣＴ３を並列接続にした回路に等価となる。すなわち、ＭＯＳトランジスタＣＴ４のサイズは、ＭＯＳトランジスタＣＴ３のサイズの２倍になる。
【００６２】
また、ＭＯＳトランジスタＣＴ４のゲート幅Ｗ４とＭＯＳトランジスタＣＴ２のゲート幅Ｗ２との関係、およびＭＯＳトランジスタＣＴ１のゲート幅Ｗ１とＭＯＳトランジスタＣＴ３のゲート幅Ｗ３との関係は、次式の関係にある。
Ｗ４＝Ｗ２・・・（１６）
Ｗ１＝Ｗ３・・・（１７）
ここで、次の関係が得られる。
【００６３】
２×Ｉｄ（ΔＶ１）＞Ｉｒ（ΔＶ３）＝Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０）＞２×Ｉｄ（Ｖ０）・・・（１８）
これにより、次の関係が得られる。
Ｉｄ（ΔＶ１）＞（Ｉｄ（ΔＶ１）＋Ｉｄ（ΔＶ０））／２＞Ｉｄ（Ｖ０）・・・（１９）
これによれば、データ判別部１６０では、Ｉｄ（ΔＶ１）とＩｄ（Ｖ０）の判定に、その中点の電圧レベルを使用していることになる。
【００６４】
次に、キャパシタアレイ１１０、１１２における強誘電体キャパシタの選択または非選択について説明する。
図６は、この実施形態の２つのキャパシタアレイ１１０、１１２に使用される強誘電体キャパシタの印加電圧と電荷の関係を示す。
図６において、ヒステリシスループの上辺をデータ「１」側の分極、下辺をデータ「０」側の分極を示すとすると、強誘電体キャパシタに対する印加電圧が−１／４ＶＤＤから＋１／４ＶＤＤまでの範囲であれば、データが変化しないことがわかる。
【００６５】
そこで、この実施形態においては、非選択の強誘電体キャパシタに、｜１／４ＶＤＤ｜以上の電圧が印加されないように制御されている。
選択されたビット線は、図２（ａ）の場合では、ビット線ＢＬ０Ｌとビット線ＢＬ０Ｒとになり、非選択のビット線はそれ以外のビット線になる。また、選択されたワード線は、図２（ａ）の場合では、ワード線ＷＬ０Ｌおよびワード線ＷＬＤ１Ｒ、ＷＬＤ０Ｒになり、非選択のワード線はそれ以外のワード線になる。
【００６６】
さらに、選択される強誘電体キャパシタは、選択されたビット線と選択されたワード線とが交差する場所に存在するキャパシタである。図２（ａ）場合では、強誘電体キャパシタＣ００、およびダミーキャパシタＤ０１、Ｄ００であり、非選択のキャパシタは、それ以外のキャパシタである。
次に、ビット線制御部１２０、１２２およびワード線制御部１３０、１３２による強誘電体キャパシタの選択または非選択の制御例について、図７〜図１１を参照して説明する。
【００６７】
まず、ビット線およびワード線の各電位は、定常状態では、その全てが１／２ＶＤＤになっている。
次に、所望の強誘電体キャパシタに保持されるデータを読み出す場合に、選択ワード線、選択ビット線、非選択ワード線、および非選択ビット線の各電位の与え方について、図７を参照して説明する。
【００６８】
強誘電体キャパシタからのデータの読み出し動作は、図７に示すように期間Ｔ１〜Ｔ３からなるので、各期間について順次説明する。
まず、期間Ｔ１ではデータ読み出しの準備を行い、図７に示すように、選択ワード線（選択ＷＬ）の電位は１／２ＶＤＤ、非選択ワード線（非選択ＷＬ）の電位は１／２ＶＤＤのままである。また、選択ビット線（選択ＢＬ）の電位は１／４ＶＤＤに変化し、非選択ビット線（非選択ＢＬ）の電位は３／４ＶＤＤに変化する。
【００６９】
ただし、選択ビット線は、１／４ＶＤＤに設定した後に、ＨｉＺ（ハイインピーダンス）状態にしている。
期間Ｔ１における、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図８に示す。図８において、ビット線とワード線とが交差する位置における白い丸は非選択の強誘電体キャパシタであり、その黒い丸は選択された強誘電体キャパシタである。
【００７０】
図８に示すように、強誘電体キャパシタは、選択または非選択にかかわらず、いずれも｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ１では、いずれのキャパシタもデータの破壊は起こらない。
次に、期間Ｔ２ではデータの読み出しが行われ、図７に示すように、選択ワード線の電位はＶＤＤに変化し、非選択ワード線の電位は１／２ＶＤＤのままである。また、選択ビット線の電位は１／４ＶＤＤからのＨｉＺ（ハイインピーダンス）状態に変化し、非選択ビット線の電位は３／４ＶＤＤのままである。
【００７１】
期間Ｔ２における、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図９に示す。図９は、選択ワード線の電位を、１／２ＶＤＤからＶＤＤに変化させた瞬間の関係を示している。
図９によれば、非選択の強誘電体キャパシタには、｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ２では、非選択の強誘電体キャパシタにおけるデータの破壊は起こらない。
【００７２】
一方、図９によれば、選択キャパシタには、−３／４ＶＤＤが印加されている。このとき、選択キャパシタが、データ「１」を保持していた場合には、図６に示すヒステリシスの上辺から、矢印１側のヒステリシス上をＡ点に移動したことになる。これに対して、選択キャパシタが、データ「０」を保持していた場合には、図６に示すヒステリシスの下辺から、矢印２側のヒステリシス上をＡ点に移動したことになる。
【００７３】
したがって、選択キャパシタは、保持するデータの内容にかかわらず、その変化に応じた電荷を選択ビット線上に出力する（図７参照）。このとき、選択ビット線はＨｉＺ（ハイインピーダンス）状態であるので、その電荷量に応じた電圧になる（図３（ｂ）の説明を参照）。
ここで、期間Ｔ２において、図７の選択ビット線（選択ＢＬ）の電位の変化は、選択キャパシタの保持データが「１」のときには実線となり、その保持データが「０」のときには点線となる。
【００７４】
次に、期間Ｔ３ではデータの読み出し（確定）が行われ、図３で説明した様に、強誘電体キャパシタの電荷のみの抽出を行うために、期間Ｔ２における設定に対して、選択ワード線の電位のみを１／２ＶＤＤに変更している。
この制御により、選択ビット線の電位は、図７に示すように、選択キャパシタの保持データが「１」のときは実線のように変化し、その保持データが「０」のときは点線のように変化する。そして、期間Ｔ３で、その選択ビット線の電位に基づき、図１に示すデータ判別部１６０は読み出したデータの判別を行い、この判別結果を出力電圧Ｖｏｕｔとして出力する。
【００７５】
期間Ｔ３における選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図８に示す。
期間Ｔ２および期間３では、選択ビット線の電位の変化は、いずれも１／２ＶＤＤから３／４ＶＤＤの範囲内であるので、選択ビット線上にある非選択キャパシタのデータは破壊されない。また、他の非選択キャパシタにも、｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ２、Ｔ３では、非選択キャパシタのデータの破壊は起こらない。
【００７６】
選択キャパシタの保持データの読み出した後は、ビット線およびワード線の各電位を定常状態である１／２ＶＤＤにすべて変更する（図７参照）。
ここで、選択キャパシタからデータを読み出したことにより、データ「１」は破壊されるので、データの再書き込みを行う必要があるので、これについて以下に説明する。
図７に示すように、強誘電体キャパシタに対するデータの（再）書き込み動作は、期間Ｔ４〜Ｔ６からなるので、各期間について順次説明する。
【００７７】
まず、期間Ｔ４ではデータの書き込みの準備を行い、図７に示すように、選択ワード線（選択ＷＬ）の電位は１／４ＶＤＤに変化し、非選択ワード線（非選択ＷＬ）の電位は３／４ＶＤＤに変化する。また、選択ビット線（選択ＢＬ）の電位は１／２ＶＤＤのままとし、非選択ビット線（非選択ＢＬ）の電位は１／２ＶＤＤのままとする。
期間Ｔ４における選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図１０に示す。図１０によれば、各キャパシタは、いずれも｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、期間Ｔ４では、その各キャパシタは、いずれもデータの破壊は起こらない。
【００７８】
次に、期間Ｔ５ではデータの書き込みが行われ、図７に示すように、選択ワード線の電位は１／４ＶＤＤに変化し、非選択ワード線の電位は３／４ＶＤＤのままである。また、選択ビット線の電位は、書き込みデータが「１」のときにはＶＤＤに変化させ、書き込みデータが「０」のときには１／２ＶＤＤのままとする。さらに、非選択ビット線の電位は、１／２ＶＤＤのままとする。
【００７９】
期間Ｔ５における、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を、図１０および図１１にそれぞれ示す。
図１０は、書き込みデータが「０」のときである。このときには、各キャパシタは、いずれも｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、各キャパシタは、いずれもデータの破壊は起こらない。このときには、選択キャパシタにも、データの書き込みが行われていない。よって、選択キャパシタは、ヒステリシスの下辺の「０」側に分極している（図６参照）。
【００８０】
図１１は、書き込みデータが「１」のときである。このときには、非選択キャパシタに、｜１／４ＶＤＤ｜以上の電圧が印加されていないことがわかる。よって、非選択キャパシタは、データの破壊は起こらない。一方、選択キャパシタには、期間Ｔ２とは、逆向きに３／４ＶＤＤの電圧が印加されていることがわかる。よって、選択キャパシタは、図６のヒステリシスの上辺の「１」側のＢ点に移動している。このため、選択キャパシタは、データ「１」の側に分極したことがわかる。
【００８１】
次に、期間Ｔ６では、図７に示すように、選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位を、期間Ｔ４と同じ状態にしている。その後、定常状態にしている。このように、期間Ｔ４と同じ状態を経て定常状態にするのは、各キャパシタのデータを破壊しないためである。
以上説明したデータの再書き込み動作は、データの書き込み動作と同じである。従って、データの書き込みは、期間Ｔ４から期間Ｔ６の制御のみを行えばよい。
【００８２】
なお、データの再書き込みとデータの書き込みとは、書き込みデータが「１」のときにのみ書き込みを行う制御にし、書き込みデータが「０」のときはその制御を省略してもかまわない。このように、書き込みデータが「１」の場合にのみ書き込みにすると、動作が速くなる利点がある。
以上の説明したように、この実施形態では、センスアンプ回路１４０を、キャパシタアレイのビット線毎に配置される複数の電位検出部１５０−０〜１５０ｍと、この電位検出部１５０−０〜１５０ｍに共通に使用するデータ判別部１６０とにより独立に設けるようにしたので、センスアンプ回路の回路規模を小さくでき、もって、全体として小型化できる。
【００８３】
また、この実施形態では、第１のキャパシタアレイ１１０と第２のキャパシタアレイ１１２とを左右対称に形成するようにしたので、それらの各強誘電体キャパシタは左右において均一化を図ることができ、その経年による劣化も左右において同等となる。この結果、強誘電体の材料のロットでのばらつきに影響されず、ロットごとのパターンやＭＯＳのばらつきに影響されず、さらに温度変化に影響されない。
【００８４】
しかも、この実施形態では、第１のキャパシタアレイ１１０の強誘電体キャパシタに保持される任意のデータを読み出すときには、第２のキャパシタアレイ１１２の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用し、一方、第２のキャパシタアレイ１１２の強誘電体キャパシタに保持される任意のデータを読み出すときには、第１のキャパシタアレイ１１０の２つのダミーキャパシタに保持される所定のデータをそれぞれ読み出して参照データとして使用するようにした。
【００８５】
従って、この実施形態によれば、第１または第２のキャパシタに保持されるデータを読み出して判定する際に、その判定精度が向上する上に、経年によってもその判定精度の安定化を図ることができる。
（電子機器の実施形態）
次に、本発明の電子機器の実施形態について説明する。
【００８６】
この実施形態に係る電子機器としては、例えばパーソナルコンピュータ、携帯電話、などが挙げられる。パーソナルコンピュータは、表示装置、ＣＰＵ、メモリなどから構成される。特に、メモリとして、不揮発性メモリである図１に示すメモリ装置を利用することができる。
このような構成からなる電子機器によれば、回路規模が小さなメモリ装置を搭載した各種の電子機器を提供できる。
【図面の簡単な説明】
【００８７】
【図１】本発明のメモリ装置の実施形態の構成を示す回路図である。
【図２】任意の強誘電体キャパシタからの格納データを読み出す場合の説明図であって、（ａ）はその際の部分的な回路図であり、（ｂ）はその回路図の各ワード線および各ビット線の電圧波形をそれぞれ示す波形図である。
【図３】強誘電体キャパシタに関連する容量を説明する説明図であって、（ａ）はキャパシタの直列回路を示し、（ｂ）はそのキャパシタを用いて強誘電体キャパシタに関連する容量を説明する図である。
【図４】図１に示すセンスアンプ回路の動作を説明する図であって、（ａ）はそのセンスアンプ回路の一部を抜き出した回路図であり、（ｂ）はその回路のワード線と接続されるＭＯＳトランジスタの入力電圧と出力電流の関係を示す図である。
【図５】図１に示すセンスアンプ回路の動作を説明する図であって、（ａ）はそのセンスアンプ回路が第１のキャパシタアレイの任意の強誘電体キャパシタからデータを読み出す場合の部分的は回路図、（ｂ）はそのセンスアンプ回路が第２のキャパシタアレイの任意の強誘電体キャパシタからデータを読み出す場合の部分的は回路図である。
【図６】この実施形態に適用される強誘電体キャパシタの印加電圧と分極電荷との関係の一例を示す図である。
【図７】図１に示すビット線制御部およびワード線制御部が任意の強誘電体キャパシタにデータを読み書きする際に制御する、各ビット線と各ワード線の電圧の波形例を示す図である。
【図８】図７の期間Ｔ１の選択ワード線、非選択ワード線、選択ビット線、および非選択ビット線の各電位の関係を説明するための説明図である。
【図９】図７の期間Ｔ２における各線の各電位の関係を説明する説明図である。
【図１０】図７の期間Ｔ４における各線の各電位の関係を説明する説明図である。
【図１１】図７の期間Ｔ５における各線の各電位の関係を説明する説明図である。
【符号の説明】
【００８８】
１１０・・・第１のキャパシタアレイ、１１２・・・第２のキャパシタアレイ、１２０・・・第１のビット線制御部、１２２・・・第２のビット線制御部、１３０・・・第１のワード線制御部、１３２・・・第２のワード線制御部、１４０・・・センスアンプ回路、１５０・・・センス部、１５０−０〜１５０−ｍ・・・電位検出部、１６０・・・データ判別部、１６２・・・第１の定電流源、１６４・・・第２の定電流源、１７０、１８０・・・接続線
【特許請求の範囲】
【請求項１】
少なくとも１つの第１のビット線と、この第１のビット線に電気的に接続され任意のデータを保持する第１の強誘電体キャパシタと、前記第１のビット線に電気的に接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、
少なくとも１つの第２のビット線と、この第２のビット線に電気的に接続され任意のデータを保持する第２の強誘電体キャパシタと、前記第２のビット線に電気的に接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタとを含む第２のキャパシタアレイと、
前記第１のビット線の電位と前記第２ビット線の電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号それぞれ生成する少なくとも１つの電位検出部と、
前記電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、
を備えたことを特徴とするメモリ装置。
【請求項２】
複数の第１のビット線と、この複数の第１のビット線に電気的にそれぞれ接続され任意のデータを保持する第１の強誘電体キャパシタと、前記複数の第１のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、
複数の第２のビット線と、この複数の第２のビット線に電気的にそれぞれ接続され任意のデータを保持する第２の強誘電体キャパシタと、前記複数の第２のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタとを含む第２のキャパシタアレイと、
前記複数の第１のビット線の各電位と、この各電位に対応する前記複数の第２ビット線の各電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号をそれぞれ生成する複数の電位検出部と、
この複数の各電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、
を備えたことを特徴とするメモリ装置。
【請求項３】
前記第１のキャパシタアレイの前記第１の強誘電体キャパシタおよび前記第２のキャパシタアレイの前記第２の強誘電体キャパシタにそれぞれ保持される各データの読み出しを制御する制御部をさらに備え、
前記制御部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータを前記第１のビット線に読み出すときには、前記第２のキャパシタアレイの前記第３および第４のダミーキャパシタに保持されるデータを前記第２のビット線にそれぞれ読み出し、
他方、前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータを前記第２のビット線に読み出すときには、前記第１のキャパシタアレイの前記第１および第２のダミーキャパシタに保持されるデータを前記第１のビット線にそれぞれ読み出すように制御するようになっている特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項４】
前記データ判別部は、前記電位検出部と接続自在な第１のデータ判別部と、前記電位検出部と接続自在な第２のデータ判別部とを備え、
前記両データ判別部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータの読み出し、または前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータの読み出しに応じて、選択的に使用するようになっていることを特徴とする請求項１、請求項２または請求項３に記載のメモリ装置。
【請求項５】
前記複数の電位検出部は、そのうちの１つを選択的に使用するようになっていることを特徴とする請求項２、請求項３または請求項４に記載のメモリ装置。
【請求項６】
前記電位検出部は、
前記第１のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第１のＭＯＳトランジスタと、
前記第２のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第２のＭＯＳトランジスタと、
前記第１および第２のＭＯＳトランジスタの動作のオンオフ制御を行うｎ型の第３のＭＯＳトランジスタとからなることを特徴とする請求項１乃至請求項５のうちのいずれか１の請求項に記載のメモリ装置。
【請求項７】
前記第１のデータ判別部は、カレントミラー回路からなる第１の定電流源と、この第１の定電流源と前記電位検出部との接続を行う第１のスイッチとを備え、
前記第２のデータ判別部は、カレントミラー回路からなる前記第２の定電流源と、この第２の定電流源と前記電位検出部との接続を行う第２のスイッチとを備えていることを特徴とする請求項４、請求項５または請求項６に記載のメモリ装置。
【請求項８】
前記第１の定電流源は、
前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第４のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第５のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第５のＭＯＳトランジスタのサイズが前記第４のＭＯＳトランジスタのサイズの２倍になっており、
前記第２の定電流源は、
前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第６のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第７のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第６のＭＯＳトランジスタのサイズが前記第７のＭＯＳトランジスタのサイズの２倍になっていることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
少なくともメモリを備えている電子機器であって、
前記メモリは、前記請求項１乃至前記請求項８のうちのいずれか１の請求項に記載のメモリ装置であることを特徴とする電子機器。
【請求項１】
少なくとも１つの第１のビット線と、この第１のビット線に電気的に接続され任意のデータを保持する第１の強誘電体キャパシタと、前記第１のビット線に電気的に接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、
少なくとも１つの第２のビット線と、この第２のビット線に電気的に接続され任意のデータを保持する第２の強誘電体キャパシタと、前記第２のビット線に電気的に接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタとを含む第２のキャパシタアレイと、
前記第１のビット線の電位と前記第２ビット線の電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号それぞれ生成する少なくとも１つの電位検出部と、
前記電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、
を備えたことを特徴とするメモリ装置。
【請求項２】
複数の第１のビット線と、この複数の第１のビット線に電気的にそれぞれ接続され任意のデータを保持する第１の強誘電体キャパシタと、前記複数の第１のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第１および第２のダミーキャパシタとを含む第１のキャパシタアレイと、
複数の第２のビット線と、この複数の第２のビット線に電気的にそれぞれ接続され任意のデータを保持する第２の強誘電体キャパシタと、前記複数の第２のビット線に電気的にそれぞれ接続され所定のデータをそれぞれ保持する第３および第４のダミーキャパシタとを含む第２のキャパシタアレイと、
前記複数の第１のビット線の各電位と、この各電位に対応する前記複数の第２ビット線の各電位とをそれぞれ検出し、その各検出に応じて第１の検出信号および第２の検出信号をそれぞれ生成する複数の電位検出部と、
この複数の各電位検出部で生成される第１の検出信号および前記第２の検出信号に基づき、前記第１の強誘電体キャパシタまたは前記第２の強誘電体キャパシタに保持されたデータを判別するデータ判別部と、
を備えたことを特徴とするメモリ装置。
【請求項３】
前記第１のキャパシタアレイの前記第１の強誘電体キャパシタおよび前記第２のキャパシタアレイの前記第２の強誘電体キャパシタにそれぞれ保持される各データの読み出しを制御する制御部をさらに備え、
前記制御部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータを前記第１のビット線に読み出すときには、前記第２のキャパシタアレイの前記第３および第４のダミーキャパシタに保持されるデータを前記第２のビット線にそれぞれ読み出し、
他方、前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータを前記第２のビット線に読み出すときには、前記第１のキャパシタアレイの前記第１および第２のダミーキャパシタに保持されるデータを前記第１のビット線にそれぞれ読み出すように制御するようになっている特徴とする請求項１または請求項２に記載のメモリ装置。
【請求項４】
前記データ判別部は、前記電位検出部と接続自在な第１のデータ判別部と、前記電位検出部と接続自在な第２のデータ判別部とを備え、
前記両データ判別部は、前記第１のキャパシタアレイの前記第１の強誘電体キャパシタに保持されるデータの読み出し、または前記第２のキャパシタアレイの前記第２の強誘電体キャパシタに保持されるデータの読み出しに応じて、選択的に使用するようになっていることを特徴とする請求項１、請求項２または請求項３に記載のメモリ装置。
【請求項５】
前記複数の電位検出部は、そのうちの１つを選択的に使用するようになっていることを特徴とする請求項２、請求項３または請求項４に記載のメモリ装置。
【請求項６】
前記電位検出部は、
前記第１のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第１のＭＯＳトランジスタと、
前記第２のビット線の電位を、この電位の大きさに応じた電流に変換するｎ型の第２のＭＯＳトランジスタと、
前記第１および第２のＭＯＳトランジスタの動作のオンオフ制御を行うｎ型の第３のＭＯＳトランジスタとからなることを特徴とする請求項１乃至請求項５のうちのいずれか１の請求項に記載のメモリ装置。
【請求項７】
前記第１のデータ判別部は、カレントミラー回路からなる第１の定電流源と、この第１の定電流源と前記電位検出部との接続を行う第１のスイッチとを備え、
前記第２のデータ判別部は、カレントミラー回路からなる前記第２の定電流源と、この第２の定電流源と前記電位検出部との接続を行う第２のスイッチとを備えていることを特徴とする請求項４、請求項５または請求項６に記載のメモリ装置。
【請求項８】
前記第１の定電流源は、
前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第４のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第５のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第５のＭＯＳトランジスタのサイズが前記第４のＭＯＳトランジスタのサイズの２倍になっており、
前記第２の定電流源は、
前記電位検出部の第１のＭＯＳトランジスタと接続するｐ型の第６のＭＯＳトランジスタおよび前記電位検出部の第２のＭＯＳトランジスタと接続するｐ型の第７のＭＯＳトランジスタでカレントミラー回路を構成し、かつ、前記第６のＭＯＳトランジスタのサイズが前記第７のＭＯＳトランジスタのサイズの２倍になっていることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
少なくともメモリを備えている電子機器であって、
前記メモリは、前記請求項１乃至前記請求項８のうちのいずれか１の請求項に記載のメモリ装置であることを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００６−４０４０６（Ｐ２００６−４０４０６Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２１８５９４（Ｐ２００４−２１８５９４）
【出願日】平成１６年７月２７日（２００４．７．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月２７日（２００４．７．２７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
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