信号処理回路
【課題】 アナログ回路を排除し、製造が容易で消費電力の少ない信号処理回路を提供する。
【解決手段】 再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter１２の出力をデジタル信号のまま第１の等化回路１０を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路３０に入力して検出点電圧を取り出す構成とし、 上記第１の等化回路１０をトランスバーサルフィルタ１３にて構成する。
【解決手段】 再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter１２の出力をデジタル信号のまま第１の等化回路１０を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路３０に入力して検出点電圧を取り出す構成とし、 上記第１の等化回路１０をトランスバーサルフィルタ１３にて構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記録媒体や光記録媒体に記録された情報を再生する再生系の信号処理回路に関し、再生信号をデジタル化した再生データが第１の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路に関する。
【背景技術】
【０００２】
ＤＤＳ（Digital Data Storage）４規格に準拠したテープストリーマでは、例えば、図６５に示すような回路構成の記録系１１０と図６６に示すような構成の再生系１２０により、磁気テープ１３０を介してデータの記録／再生を行う。
【０００３】
すなわち、ＤＤＳ４規格に準拠したテープストリーマの記録系１１０では、図６５に示すように、記録データが８／１０変換部１１１によりブロック符号の１種である８／１０変換される。そして、８／１０変換された記録データが、記録増幅器１１２で電流に変換されてロータリトランス１１３を介して記録ヘッド１１４に供給され、この記録ヘッド１１４を介して磁気テープ１３０に記録される。
【０００４】
また、上記テープストリーマの再生系１２０では、図６６に示すように、磁気テープ１３０から再生ヘッド１２１により得られる再生ＲＦ信号が再生増幅器１２２で増幅されてロータリトランス１２３を介して第１の等化回路１２４に供給される。ここで、ＤＤＳ４規格ではチャネル伝達特性としてパーシャルレスポンスクラス１（ＰＲ１）を採用しているので、上記記録系１１０の記録増幅器１１２から再生系１２０の第１の等化回路１２４の出力までの伝達特性が図６７に示すＰＲ１伝達特性になるべく近づくように、上記第１の等化回路１２４の伝達特性が調整される。そして、第１の等化回路１２４の出力信号からＰＬＬ回路１２５によってチャネルクロックが抽出され、このチャネルクロックで駆動されるアナログ・デジタル変換器(ADC：analog-to-digital converter)１２６により、図６８に示すように、上記第１の等化回路１２４の出力信号の検出点電圧がサンプリングされる。
【０００５】
上記ＡＤＣ１２６により得られたサンプリングデータは、第２の等化回路１２７でより精密に等化され、等化誤差がミニマイズされてから、ビタビデコーダ１２８で２値信号とされる。上記第２の等化回路１２７は、第１の等化回路１２４の低精度性を補う役割を担う。
【０００６】
すなわち、このテープストリーマの再生系１２０では、ＰＬＬ回路１２５の前後に設けた第１の等化回路１２４と第２の等化回路１２７により２段階等化を行っている。
【０００７】
そして、ビタビデコーダ１２８により得られた２値信号は、１０／８変換部１２９で１０／８変換され、再生データとして出力される。
【０００８】
この再生系１２０における１０／８変換部１２９による１０／８変換は、上記記録系１１０における８／１０変換部１１１による８／１０変換に対応する逆変換処理である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭６４−０４９１６９号公報
【特許文献２】特開平０７−２８７９３７号公報
【特許文献３】特開平０９−２４５４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ＤＤＳ４規格に準拠した上記テープストリーマの再生系１２０では、上記第１の等化回路１２４にアナログＣＲフィルタが採用され、第２の等化回路１２７には適応等化回路１２７Ａで制御されるデジタルトランスバーサルフィルタが採用されている。第１の等化回路１２４はＡＤＣ１２６の前段でアナログ信号を扱うのでアナログＣＲフィルタが相応しく、また、第２の等化回路１２７はデジタル信号を扱うのでデジタルトランスバーサルフィルタが望ましい。
【００１１】
アナログＣＲフィルタ及びデジタルトランスバーサルフィルタには、次の表１に示すような長所短所がある。
【００１２】
【表１】
【００１３】
ここで、ＰＬＬ回路１２５の前後に設けた第１の等化回路１２４と第２の等化回路１２７による２段階等化２段階等化が成立するためには、第１の等化回路の出力信号のＳＮ比＞ＰＬＬ回路の動作限界ＳＮ比なる前提が満たされる必要がある。すなわち、ＰＬＬ回路１２５が正常に動作しなくなってしまうと第２の等化回路１２７が正常に動作しないので、第２の等化回路１２７による等化誤差ミニマイズを期待できなくなるのである。
【００１４】
上記前提が満たされなくなるケースとしては、例えば、
１） 第１の等化回路の等化精度が低くてアイパターンが乱れている場合
２） 再生信号が小さくてアイパターンか乱れている場合
などが挙げられる。
【００１５】
１）は再生ヘッド１２１が摩耗あるいは汚れて再生周波数特性が工場出荷時から変化してしまった場合に相当する。また、２）はオフトラックで再生信号が低下してしまった場合に相当する。
【００１６】
どちらの場合にも、図６９及び図７０に示すように、アイパターンで観測すると見分けがつかない。
【００１７】
１）の場合の対処は、第１の等化回路１２４の等化誤差をミニマイズすることにより、ＰＬＬ回路の正常動作を確保し、その結果として、第２の等化回路１２７の正常動作を確保して、高信頼性化を図るという戦略が成立する。
【００１８】
また、２）の場合の対処は本質的にはオフトラックを防ぐべきであるが、等化誤差ミニマイズも有効である。なぜならば、第１の等化回路１２４の出力信号のアイパターン乱れはノイズによる乱れと等化誤差による乱れであるから、第１の等化回路１２４における等化誤差をミニマイズすることにより、小再生信号でもＳＮ比劣化を少なくし、ＰＬＬ回路１２５の正常動作を確保し、その結果として、第２の等化回路１２７の正常動作を確保して、高信頼性化を図るという戦略が成立する。
【００１９】
しかしながら、第１の等化回路１２４の等化誤差をミニマイズするには、アナログＣＲフィルタでは精度が低いので限界がある。
【００２０】
また、デジタルトランスバーサルフィルタであればＬＭＳ法という収束性の良いアルゴリズムがあるが、アナログＣＲフィルタを自動コントロールする優れたアルゴリズムがない。
【００２１】
また、図７１に示すように、仮に第１の等化回路１２４にデジタルトランスバーサルフィルタ１２４Ｃを採用したと仮定すると、ＰＬＬ回路１２５がアナログ信号入力を前提とするので、ＤＡＣで再びアナログ信号に変換する必要がある。この場合はＡＤＣ１２４ＢとＤＡＣ１２４ＤとＬＰＦ１２４Ａ，１２４Ｅが必要なのでコストがかかる。
【００２２】
また、図７２に示すように、ＰＬＬ回路１２５をデジタル入力タイプにする場合は、ＡＤＣ１２４Ｂ及びデジタルトランスバーサルフィルタ１２４Ｃ及びチャネル周波数の１０倍以上の高倍率サンプリング周波数で動作させなければならない。なぜなら、オーバーサンプリングレート別に計算したアイパターンを図７３乃至図７７に示してあるように、数倍程度のオーバーサンプリングではサンプリングデータ系列に検出点電圧を含まないからである。
【００２３】
２倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７３に示してある。
【００２４】
３倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７４に示してある。
【００２５】
４倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７５に示してある。
【００２６】
６倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７６に示してある。
【００２７】
１０倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７７に示してある。
【００２８】
これらはシミュレーションであるから１チャネル周期に必ず検出点電圧を含んでいるが、現実の再生波形ではその限りではない。１０倍オーバーサンプリングぐらいであれば検出点近傍の電圧を含んでいると言えるが、６倍以下ではサンプリング点がまばら過ぎて、誤差が大きい。
【００２９】
したがって、高オーバーサンプリングレート化しなくてはならないが、高倍率クロック回路は実現が難しく、また、消費電力も増加するという問題点がある。
【００３０】
また、ＰＬＬ回路１２５前段にアナログフィルタが必要な現状の技術では、
１）アナログＩＣとデジタルＩＣの２チップ構成
２）アナログ、デジタル混載ＩＣのＢＩＣＭＯＳプロセスを利用する
このような選択肢しかなく、２チップ構成はコストがかかり、小型化にも不利である。また、アナログＩＣは消費電力が大きい。また、ＢＩＣＭＯＳプロセスは高価であり、さらに、アナログ、ＢＩＣＭＯＳプロセスともに設計期間がＣＭＯＳデジタルＩＣより長いという問題点がある。
【００３１】
そこで、本発明は、上述の如き従来の各種問題点を解消することを目的とする。
【００３２】
本発明の目的は、再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)の出力をデジタル信号のまま第１の等化回路を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路に入力して検出点電圧を取り出す構成とすることによりアナログ回路を排除し、上記第１の等化回路としてデジタルトランスバーサルフィルタを採用することにより、製造が容易で消費電力の少ない信号処理回路を提供することにある。
【００３３】
また、本発明の目的は、チャネル周期に近いまばらな低倍率サンプルデータを、デジタル・ＰＬＬ回路の前段の補間回路による信号処理で補間することで、高倍率サンプリング相当のデータ系列を回路内部で生成することにより、ＡＤＣの高速化を防ぐことができる信号処理回路を提供することにある。
【課題を解決するための手段】
【００３４】
本発明に係る信号処理回路は、再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)と、上記ＡＤＣの出力が供給されるデジタル・フェーズロックドループ(PLL:Phase Locked Loop) 回路と、上記ＡＤＣと上記デジタル・ＰＬＬ回路との間に配置されたデジタルトランスバーサルフィルタからなる第１の等化回路とを備え、上記ＡＤＣの出力をデジタル信号のまま上記第１の等化回路を介して上記デジタル・ＰＬＬ回路に入力し、検出点電圧を取り出すことを特徴とする。
【発明の効果】
【００３５】
本発明によれば、再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)の出力をデジタル信号のまま第１の等化回路を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路に入力して検出点電圧を取り出す構成とすることによりアナログ回路を排除し、上記第１の等化回路としてデジタルトランスバーサルフィルタを採用することにより、製造が容易で消費電力の少ない信号処理回路を提供することができる。
【００３６】
また、本発明に係る信号処理回路では、ＰＬＬ回路前段の第１の等化回路をトランスバーサルフィルタにすることにより、上記ＰＬＬ回路の動作を安定化することができる。
【００３７】
すなわち、アナログイコライザは伝達特性の可変範囲が狭いので等化誤差が残留するが、トランスバーサルフィルタの可変範囲は広いので等化誤差をミニマイズできるので、その結果ＰＬＬ回路の動作を安定化することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明を適用したＤＤＳ４規格に準拠したテープストリーマの再生系の構成を示すブロック図である。
【図２】上記テープストリーマの再生系におけるＰＬＬ回路の原理的な構成を示すブロック図である。
【図３】上記テープストリーマの再生系における補間回路の構成を示すブロック図である。
【図４】上記補間回路による４倍補間の動作を模式的に示す図である。
【図５】４倍補間回路の具体例を示すブロック図である。
【図６】上記４倍補間回路を構成するゼロ３個挿入回路の動作を示すタイムチャートである。
【図７】上記４倍補間回路による４倍補間処理過程での各種周波数スペクトラムを示す図である。
【図８】×４補間フィルタに求められる伝達特性の例を示す図である。
【図９】逆フーリエ変換で得たインパルス応答を６４ポイントで打ち切った結果を示す図である。
【図１０】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎで係数ｋ1 ，ｋ4 ，ｋ8 ，ｋ12・・・の積和回路が非ゼロになる状態を示す図である。
【図１１】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎ−１で係数ｋ1 ，ｋ5 ，ｋ9 ，ｋ13・・・の積和回路が非ゼロになる状態を示す図である。
【図１２】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎ−２で係数ｋ2 ，ｋ6 ，ｋ10，ｋ14・・・の積和回路が非ゼロになる状態を示す図である。
【図１３】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎ−３で係数ｋ3 ，ｋ7 ，ｋ11，ｋ15・・・の積和回路が非ゼロになる状態を示す図である。
【図１４】１クロックでパラレルに４倍補間データを得るようにした補間回路の構成を示す図である。
【図１５】ナイキスト周波数の１／４でカットオフするＬＰＦのインパルス応答を示す図である。
【図１６】ナイキスト周波数の１／１６でカットオフするＬＰＦのインパルス応答を示す図である。
【図１７】直線補間回路の実現方法を模式的に示す図である。
【図１８】４倍補間回路と４倍直線補間回路を組み合わせて構成した１６倍補間回路を示すブロック図である。
【図１９】１．５倍オーバーサンプリングされたＰＲ１チャネル出力例を示す図である。
【図２０】上記ＰＲ１チャネル出力を×１６倍補間した波形例を示す図である。
【図２１】上記ＰＲ１チャネル出力を×１６倍補間した波形例のアイパターンを示す図である。
【図２２】上記テープストリーマの再生系におけるＰＬＬ回路の具体的な構成例を示すブロック図である。
【図２３】上記ＰＬＬ回路におけるゼロクロス点検出回路の構成を示すブロック図である。
【図２４】上記ＰＬＬ回路の動作を示すタイムチャートである。
【図２５】上記テープストリーマの再生系におけるバッファメモリの具体例を示すブロック図である。
【図２６】上記バッファメモリの他の構成を示すブロック図である。
【図２７】上記バッファメモリを構成しているデュアルポートＲＡＭをリングメモリとして模式的に示す図である。
【図２８】×１ＡＤＣサンプル用のＰＬＬ回路の構成を示すブロック図である。
【図２９】×１ＡＤＣサンプル用のバッファメモリの構成を示すブロック図である。
【図３０】メモリバンクへの検出点データの格納状態を模式的に示す図である。
【図３１】タップ係数設定回路の構成例を示すブロック図である。
【図３２】タップ係数設定回路の他の構成例を示すブロック図である。
【図３３】上記タップ係数設定回路に使用されるタップ係数更新回路の構成と示すブロック図である。
【図３４】上記タップ係数更新回路の動作を示すタイムチャートである。
【図３５】等化回路の更新動作例（ｔ＝０）を模式的に示す図である。
【図３６】等化回路の更新動作例（ｔ＝１）を模式的に示す図である。
【図３７】等化回路の更新動作例（ｔ＝２）を模式的に示す図である。
【図３８】等化回路の更新動作例（ｔ＝３）を模式的に示す図である。
【図３９】等化回路の更新動作例（ｔ＝４）を模式的に示す図である。
【図４０】タップ係数更新回路の他の構成例を示すブロック図である。
【図４１】伝達特性がフラット化されたトランスバーサルフィルタの説明に供する図である。
【図４２】上記タップ係数更新回路のさらに他の構成例を示すブロック図である。
【図４３】図４２に示したタップ係数更新回路の動作を示すタイミングチャートである。
【図４４】本発明を適用したテープストリーマの再生系の他の構成例を示すブロック図である。
【図４５】本発明を適用したテープストリーマの再生系のさらに他の構成例を示すブロック図である。
【図４６】本発明を適用したテープストリーマの再生系における総合伝達特性のインパルス応答特性の説明に供する図である。
【図４７】ｔ＝ｉにおける第１の等化回路の伝達特性の周波数応答例を示す図である。
【図４８】ｔ＝ｉにおける第１の等化回路のタップ係数例を示す図である。
【図４９】ｔ＝ｉにおける第２の等化回路の伝達特性の周波数応答例を示す図である。
【図５０】ｔ＝ｉにおける第２の等化回路のタップ係数例を示す図である。
【図５１】タップ係数Ｃ1_i(k)とタップ係数Ｃ2_i(k)の畳み込み積分の結果を示す図である。
【図５２】上記次タップ係数Ｃ1_i+1(k)を離散フーリエ変換して算出した総合伝達特性の周波数応答を示す図である。
【図５３】図５２に示した総合伝達特性の周波数応答の正しさを確かめるために、図４７に示した第１の等化回路の伝達特性の周波数応答と図４９に示した第２の等化回路の伝達特性の周波数応答のかけ算で算出した総合伝達特性の周波数応答を示す図である。
【図５４】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合におけるタップ係数変換回路の構成を示すブロック図である。
【図５５】上記タップ係数変換回路の他の構成例を示すブロック図である。
【図５６】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路の具体的な構成例を示すブロック図である。
【図５７】上記タップ係数変換回路における×１．５補間回路の構成例を示すブロック図である。
【図５８】上記×１．５補間回路の他の構成例を示すブロック図である。
【図５９】上記タップ係数変換回路における×０．６７間引き回路の構成例を示すブロック図である。
【図６０】上記タップ係数変換回路における×０．６７間引き回路の他の構成例を示すブロック図である。
【図６１】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路の他の構成例を示すブロック図である。
【図６２】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路のさらに他の構成例を示すブロック図である。
【図６３】本発明を適用したテープストリーマの再生系の他の構成例を示すブロック図である。
【図６４】第２の等化回路を省略した場合のタップ係数設定回路の要部構成を示すブロック図である。
【図６５】ＤＤＳ４規格に準拠した従来のテープストリーマの記録系の構成を示すブロック図である。
【図６６】ＤＤＳ４規格に準拠した従来のテープストリーマの再生系の構成を示すブロック図である。
【図６７】ＤＤＳ４規格で採用されているＰＲ１伝達特性を示す図である。
【図６８】上記テープストリーマの再生系におけるＰＲ１チャネル出力アイパターンを示す図である。
【図６９】再生ヘッドが摩耗あるいは汚れて再生周波数特性が工場出荷時から変化してしまった場合に相当するアイパターンを示す図である。
【図７０】オフトラックで再生信号が低下してしまった場合のアイパターンを示す図である。
【図７１】第１の等化回路にデジタルトランスバーサルフィルタを採用したテープストリーマの再生系の構成を示すブロック図である。
【図７２】ＰＬＬ回路をデジタル入力タイプにしたテープストリーマの再生系の構成を示すブロック図である。
【図７３】２倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７４】３倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７５】４倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７６】６倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７７】１０倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４０】
図１は、本発明を適用したＤＤＳ（Digital Data Storage）４規格に準拠したテープストリーマの再生系の構成を示すブロック図である。
【００４１】
このテープストリーマの再生系１００は、磁気テープ１から再生ヘッド２により得られる再生ＲＦ信号が再生増幅器３で増幅されてロータリトランス４を介して供給される第１の等化回路１０を備える。
【００４２】
この第１の等化回路１０は、ローパスフィルタ(LPF:low pass filter) １１と、このＬＰＦ１１を介して供給される上記再生ＲＦ信号をＡＤＣクロックでサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)１２と、このＡＤＣ１２により上記再生ＲＦ信号がデジタル化されて入力されるトランスバーサルフィルタ１３とからなる。
【００４３】
また、このテープストリーマの再生系１００は、上記第１の等化回路１０の出力信号が供給される補間回路２０と、この補間回路２０の出力信号が供給されるＰＬＬ回路３０と、このＰＬＬ回路３０の出力信号が供給されるバッファメモリ４０と、このバッファメモリ４０の出力信号が供給されるトランスバーサルフィルタからなる第２の等化回路５０と、第２の等化回路５０の出力信号が供給されるビタビデコーダ６０と、このビタビデコーダ６０の出力信号が供給される１０／８変換部７０を備える。
【００４４】
さらに、このテープストリーマの再生系１００は、上記第２の等化回路５０の等化誤差を自動的にミニマイズするタップ係数を与える適応等化回路８０と、この適応等化回路８０により与えられる上記第２の等化回路５０のタップ係数を上記第１の等化回路１０に適したタップ係数に変換するタップ係数変換回路９０を備える。
【００４５】
このテープストリーマの再生系１００において、上記ＬＰＦ１１はアンチエイリアシングフィルタとして機能するもので、簡単なアナログ回路で構成することができる。
【００４６】
ＡＤＣクロックは、ＡＤＣ１２〜バッファメモリ４０までのクロックであり、チャネルクロックに対する倍率は１〜２程度とされる。
【００４７】
また、上記第１の等化回路１０を構成するトランスバーサルフィルタ１３は、アナログＣＲフィルタよりも高精度な等化を実現することができる。
【００４８】
また、補間回路２０は、上記第１の等化回路１０の出力信号として供給される低倍率サンプルデータを補間して高倍率サンプルデータをＰＬＬ回路３０に出力する。
【００４９】
また、上記ＰＬＬ回路３０は、上記補間回路２０から供給される高倍率サンプルデータについて検出点電圧を見つけてバッファメモリ４０に出力する。
【００５０】
また、上記バッファメモリ４０は、上記ＡＤクロックと後段のクロックとの周波数の差を吸収するバッファとして機能するもので、上記ＰＬＬ回路３０から出されるサンプルデータが上記ＡＤＣクロックで書き込まれて、読み出しクロックで読み出される。
【００５１】
また、上記第２の等化回路５０を構成しているトランスバーサルフィルタは、適応等化回路８０とともに動作し、等化誤差を自動的にミニマイズする。
【００５２】
また、上記ビタビデコーダ６０は、上記第２の等化回路５０から出力されるサンプルデータを１，０の２値に変換して２値信号を生成する。
【００５３】
そして、上記１０／８変換部７０は、上記ビタビデコーダ６０により得られた２値信号を１０／８変換して再生データとして出力する。
【００５４】
このような構成のテープストリーマの再生系１００では、第１の等化回路１０にトランスバーサルフィルタ１３を採用することで、等化自由度が増し、等化誤差をミニマイズすることができる。
【００５５】
ここで、テープストリーマの再生系１００では、再生ヘッド２と磁気テープ１が摺動するので、瞬時的あるいは恒久的に再生ヘッド２が汚れ、再生周波数応答が変化してしまう場合がある。再生ヘッド２の表面が汚れて磁気テープ１と再生ヘッド２との間の距離が大きくなるとスペーシングロスにより短波長再生感度が低下する。
【００５６】
このテープストリーマの再生系１００では、上述のように適応等化することにより、このようなケースでも動的に等化誤差をミニマイズすることかできる。
【００５７】
なお、第２の等化回路５０の伝達特性は第１の等化回路１０の等化しそこない特性という関係にあるので、第１の等化回路１０に求められる伝達特性は、第２の等化回路５０の伝達特性から算出でき、第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性に等しくすれば、第１の等化回路１０の適応等化を実施したことになる。デジタルトランスバーサルフィルタのタップ係数は回路中に存在するし、タップ係数をフーリエ変換して伝達特性を求めることも容易である。
【００５８】
また、このテープストリーマの再生系１００では、チャネル周期に近いまばらな低倍率サンプルデータを、ＰＬＬ回路３０の前段の補間回路２０による信号処理で補間することで、高倍率サンプリング相当のデータ系列を回路内部で生成する。これによりＡＤＣ１２の高速化を防ぐことができる。
【００５９】
上記補間回路２０によって検出点近傍のサンプリングデータを含む高倍率サンプリング相当のデータ系列を得ているので、ＰＬＬ回路３０では、そのデジタルデータ系列をデジタル信号処理して検出点データを抽出することが可能である。
【００６０】
上記ＰＬＬ回路３０は、例えば図２に原理的な構成を示すように、ＡＤＣクロックに基づくタイミング回路３１Ａにより制御される選択回路３２Ａで構成される。
【００６１】
さらに、このテープストリーマの再生系１００では、第１の等化回路１０において、再生ＲＦ信号をいきなりＡＤ変換してしまうので、アナログ回路が不要になる。アンチエイリアシングＬＰＦ１１は簡単なアナログ回路で実現できる。
【００６２】
次に、上記テープストリーマの再生系１００における補間回路２０について、具体的に説明する。
【００６３】
なお、補間アルゴリズムはオーディオのサンプリングレートコンバータで使用されている技術である。
【００６４】
上記補間回路２０として、図３に４倍補間の例を示す。この補間回路２０は、図３に構成を示すように、ゼロ挿入回路２１、ローパスフィルタ(LPF) ２２、かけ算回路２３からなる。この補間回路２０では、ゼロ挿入回路２１により、入力信号系列ｘ(n) に３つのゼロを挿入した４倍補間信号系列ｙ(m) を得る。
【００６５】
例えば、図４の（Ａ）に○にて示されるサンプルデータからなる入力信号系列ｘ(n)
ｘ(n)＝{・・・,-1,0,1,1,・・・}
に対し、図４の（Ｂ）に●にて示すように、３つのゼロを挿入した４倍補間信号系列ｙ(m) 、すなわち、
ｙ(m)＝{・・・,-1,0,0,0,0,1,0,0,0,1,0,0,0,・・・}
を得る。
【００６６】
次段のＬＰＦ２２では、上記ゼロ挿入回路２１により得られた４倍補間信号系列ｙ(m) を平滑化する。
【００６７】
そして、最終段のかけ算回路２３では、３つのゼロを挿入して平滑化したことによりＬＰＦ出力系列の振幅は元の１／４になっているので、これを×４して、図４の（Ｃ）に示すように入力信号系列ｘ(n) と同じ振幅の出力信号系列ｚ(m)を得る。
【００６８】
このような構成の補間回路２０では、以上の演算により、例えば０≦ｎ≦９の１０個のｘ(n) に対する０≦ｍ≦３９の４０個のｚ(m) を得る。
【００６９】
なお、上記補間回路２０によりＲ倍補間するには、ゼロ挿入回路２１でＲ−１個のゼロを挿入する。
【００７０】
ここで、図５を参照して４倍補間を行う補間回路２０の具体例について説明する。
【００７１】
この図５に示した補間回路２０は、６００ＭＨｚの原発振信号を１／４分周器１５により１／４に分周した１５０ＭＨｚのＡＤＣクロックにより動作する上記第１の等化回路１０のＡＤＣ１２により再生ＲＦ信号をデジタル化して得られる１サンプル８ビットのサンプルデータが、入力信号系列ｘ(n) として、トランスバーサルフィルタ１３を介して供給されるゼロ３個挿入回路２１を備える。
【００７２】
なお、上記第１の等化回路１０のトランスバーサルフィルタ１３は、８ビットレジスタとして示されている。
【００７３】
このゼロ３個挿入回路２１は、上記６００ＭＨｚの原発振信号をカウントする２ビット２進カウンタ２１１と、この２ビット２進カウンタ２１１の２ビットのカウント出力により制御される４入力１出力のデータセレクタ２１２と、このデータセレクタ２１２の８ビット出力を上記６００ＭＨｚの原発振信号でラッチして次段のＬＰＦ２２に供給する８ビットラッチ回路２１３からなる。
【００７４】
上記ＬＰＦ２２には、トランスバーサルフィルタが用いられている。また、上記かけ算回路２３には、２ビットシフト回路が用いられる。
【００７５】
上記ゼロ３個挿入回路２１において、上記データセレクタ２１２は、セレクタ入力０に入力信号系列ｘ(n) が供給されるとともに、セレクタ入力１，２，３にゼロが与えられており、６００ＭＨｚクロックでセレクタ入力０，１，２，３が順に切り替えられることにより、図６に示すように、６００ＭＨｚレートでゼロが３個挿入されたデータ系列ｙ(m) を出力する。
【００７６】
次に、上記補間回路２０により実行される補間アルゴリズムについて説明する。
【００７７】
１０個の入力信号系列ｘ(n) をフーリエ変換してＸ(w) を求めるには次式が用いられる。
【００７８】
【数１】
【００７９】
４倍補間を行う補間回路２０では、各x(n)に３つゼロ挿入するので、４倍補間信号系列ｙ(m) は次式で示される。
【００８０】
【数２】
【００８１】
４倍補間信号系列y(m)は、次式によりフーリエ変換される。
【００８２】
【数３】
【００８３】
Σの内部項はｍ＝４ｎでのみ非ゼロ値x(n)になるから、ｙ(m) をｘ(n) 、ｍを４ｎ，０≦ｎ≦９で置き換えると、次式のように変形することができる。
【００８４】
【数４】
【００８５】
さらに、整理して次式のように変形することができる。
【００８６】
【数５】
【００８７】
右辺はＸ(w) に等しく、かつＸ(w) は、図７の（Ａ）に示すように、周期１０の周期波形であるから、Ｙ(w) は、図７の（Ｂ）に示すように、Ｘ(w) が４回繰り返した周波数スペクトラムである。これらのうち、斜線のスペクトラムはゼロ補間によるイメージ成分であるから、図７の（Ｃ）に示すように、ナイキスト周波数の１／４で急峻に減衰するＬＰＦで左右のスペクトラムだけを残し、図７の（Ｄ）に示すように、×４倍補間されたスペクトラムＬＰＦ(w) を得る。そして、図７の（Ｅ）に示すように、ゼロ３個挿入の影響で振幅が１／４になるので×４してＺ(w) を得る。
【００８８】
ＬＰＦ３２に用いられるデジタルトランスバーサルフィルタは、所望の伝達特性を逆フーリエ変換して得たインパルス応答をタップ係数とすることができる。
【００８９】
図８は、×４補間フィルタに求められる伝達特性の例を示している。
【００９０】
この図８に示す伝達特性では、通過域と減衰域の境界にｇａｉｎ＝０．５のポイントを設けてインパルス応答のサイドローブのゼロ収束が速やかになるように配慮している。これはなるべく短いタップ数で済ませるためである。
【００９１】
図９は、逆フーリエ変換で得たインパルス応答を、６４ポイントで打ち切った結果を示している。この応答を６４タップトランスバーサルフィルタのタップ係数として利用すればＬＰＦを実現することができる。
【００９２】
ここで、上記図６のタイミングチャートに示したように、入力信号系列ｘ(n)のデータレートは１５０ＭＨｚ、出力信号系列ｚ(m) のデータレートは６００ＭＨｚである。このように、Ｒ倍補間をするとデータレートがＲ倍になってしまう。１５０ＭＨｚ動作回路は簡単に設計できても、６００ＭＨｚは困難である。
【００９３】
そこで、クロック周波数を１５０ＭＨｚに据え置くために、タップを４つおきに間引いた１６タップトランスバーサルフィルタを４本用いて、パラレルに４倍補間データを出力させる。このようにしても同じ結果が得られる。
【００９４】
すなわち、図１０の（Ａ）は、６００ＭＨｚで動作するＬＰＦのある時刻を観測した図である。ｘ(n) に３つのゼロが補間されたデータ系列が入力されるので、シフトレジスタは４つ中３つがゼロになっているはずである。だとすると、図１０の（Ｂ）に示すように、ゼロが入力される積和回路は不要である。さらに、クロック周波数を１５０ＭＨｚに下げ、ゼロを出力しているシフトレジスタを削除し、ゼロ補間しないｘ(n) を入力するようにした図１０の（Ｃ）の回路でも正しい出力を得られる。
【００９５】
このように図１０の（Ｃ）に示す構成とすることにより、トランスバーサルフィルタのタップを４つ置きに間引いてタップ数を１／４にし、回路を削減し、クロック周波数も１５０ＭＨｚに据え置くことができる。
【００９６】
図１０では係数ｋ0 ，ｋ4 ，ｋ8 ，ｋ12・・・の積和回路を残せばよかった。しかしこれ以外にも、どのタップが非ゼロであるかによって、補間出力信号の時刻をｍとして、
１）図１０に示すように、ｍ＝４ｎで係数ｋ0 ，ｋ4 ，ｋ8 ，ｋ12・・・の積和回路が非ゼロになるパターン
２）図１１に示すように、ｍ＝４ｎ−１で係数ｋ1 ，ｋ5 ，ｋ9 ，ｋ13・・・の積和回路が非ゼロになるパターン
３）図１２に示すように、ｍ＝４ｎ−２で係数ｋ2 ，ｋ6 ，ｋ10，ｋ14・・・の積和回路が非ゼロになるパターン
４）図１３に示すように、ｍ＝４ｎ−３で係数ｋ3 ，ｋ7 ，ｋ11，ｋ15・・・の積和回路が非ゼロになるパターン
の４通りのパターンが存在する。
【００９７】
上記図１０の（Ａ）に示した６４タップトランスバーサルフィルタは、次の積和式で表される。
【００９８】
【数６】
【００９９】
１）ｍ＝4ｎの時
ｙ(m-4b)＝ｘ(n-b)，ｂは整数、それ以外はｙ＝０なので
【０１００】
【数７】
【０１０１】
右項は、タップ係数をｋ0 からはじめて４つおきに間引いた図１０の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１０２】
２）ｍ＝４ｎ＋１の時
ｙ(m-1-4b)＝ｘ(n-b)、それ以外はｙ＝０なので
【０１０３】
【数８】
【０１０４】
右項は、タップ係数をｋ1 からはじめて４つおきに間引いた図１１の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１０５】
３）ｍ＝４ｎ＋２の時
ｙ(m-2-4b)＝ｘ(n-b)、それ以外はｙ＝０なので
【０１０６】
【数９】
【０１０７】
右項は、タップ係数をｋ2 からはじめて４つおきに間引いた図１２の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１０８】
４）ｍ＝４ｎ＋３の時
ｙ(m-3-4b)＝ｘ(n-b)、それ以外はｙ＝０なので
【０１０９】
【数１０】
【０１１０】
右項は、タップ係数をｋ3 からはじめて４つおきに間引いた図１３の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１１１】
従って、元々６４タップだったトランスバーサルフィルタを変形して、図１４に示すように、
１） ｋ0 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ（ＬＰＦ０）
２） ｋ1 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ（ＬＰＦ１）
３） ｋ2 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ（ＬＰＦ２）
４） ｋ3 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ(ＬＰＦ３）
で定義される４本の１６タップトランスバーサルフィルタ（ＬＰＦ０，ＬＰＦ１，ＬＰＦ２，ＬＰＦ３）を用意し、補間前の１５０ＭＨｚクロックで駆動し、ｘ(n) を入力すれば、１クロックでパラレルに４倍補間データを得られる４倍補間回路２０Ａとすることができる。
【０１１２】
この４倍補間回路２０Ａでは、ｍ＝４ｎ番目の補間データ系列ｌｐｆ(4n)をＬＰＦ０から出力し、ｍ＝４ｎ＋１番目の補間データ系列ｌｐｆ(4n+1)をＬＰＦ１から出力し、ｍ＝４ｎ＋２番目の補間データ系列ｌｐｆ(4n+2)をＬＰＦ２から出力し、ｍ＝４ｎ＋３番目の補間データ系列ｌｐｆ(4n+3)をＬＰＦ３から出力する。
【０１１３】
これまで述べた補間ＬＰＦの例は４倍補間であったが、これを一般的に表現すると次のようになる。
【０１１４】
【表２】
【０１１５】
【表３】
【０１１６】
ＰＲ１チャネル伝達特性はチャネル周波数の１／２でゼロになるので、チャネル出力電力はほぼ全てナイキスト周波数以下に分布すると考えてよい。したがって、図１に示したテープストリーマの再生系１００におけるＡＤＣサンプリング周波数はチャネルクロック以上であればエイリアシングのないサンプリングができる。
【０１１７】
そこで、以後の説明では、チャネル周波数＝１００ＭＨｚＡＤＣサンプリング周波数＝１５０ＭＨｚとして例示する。チャネル周波数の１．５倍程度のＡＤＣクロックであれば高速化に伴う回路の負担は少ない。
【０１１８】
上述の如くＰＬＬ回路３０のＬＯＷノイズ化のためには、高倍率補間が望ましい。高倍率補間データ系列は検出点近傍のサンプリングデータを含むからである。
【０１１９】
しかし、前述の補間方法を拡張して８倍とか１６倍の補間を実行するとトランスバーサルフィルタのタップ数が増加するという困難に直面する。４倍補間するためのＬＰＦはナイキスト周波数の１／４で急峻に減衰する特性が必要で、そのために６４タップのトランスバーサルフィルタを用いた。ところが、１６倍補間するためのＬＰＦはナイキスト周波数の１／１６で急峻に減衰する特性が必要で、そのようなＬＰＦはインパルス応答のサイドローブのゼロ収束性が悪く、６４タップよりも大きなタップ数が必要になる。
【０１２０】
図１５にナイキスト周波数の１／４でカットオフするＬＰＦのインパルス応答を、また、図１６にナイキスト周波数の１／１６でカットオフするＬＰＦのインパルス応答を、それぞれ２００ポイントの長さまで計算した結果を例示してあるように、後者はサイドローブの収束が悪い。
【０１２１】
そこで、トランスバーサルフィルタを用いて低倍率補間し、その後段で直線補間することで、高倍率補間を回路規模増加を防ぎつつ実現することが有利である。直線補間回路による補間例を図１７に示す。
【０１２２】
一般にａ，ｂの２点間を直線補間してＱ個のサンプルデータｌｉｎ(i) を得るには次式が用いられる。
【０１２３】
【数１１】
【０１２４】
z(4n)，z(4n+1)，z(4n+2)，z(4n+3)が４パラレル入力されるとき、それぞれを４倍直線補間して１６個のサンプルデータlin(i)を得るには、次のようにする。
【０１２５】
ｌｉｎ(16n)＝ ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４
ｌｉｎ(16n+1)＝ ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４×２
ｌｉｎ(16n+2)＝ ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４×３
ｌｉｎ(16n+3)＝ ｚ(4n)
ｌｉｎ(16n+4)＝ ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４
ｌｉｎ(16n+5)＝ ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４×２
ｌｉｎ(16n+6)＝ ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４×３
ｌｉｎ(16n+7)＝ ｚ(4n+1)
ｌｉｎ(16n+8)＝ ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４
ｌｉｎ(16n+9)＝ ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４×２
ｌｉｎ(16n+10)＝ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４×３
ｌｉｎ(16n+11)＝ｚ(4n+2)
ｌｉｎ(16n+12)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４
ｌｉｎ(16n+13)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４×２
ｌｉｎ(16n+14)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４×３
ｌｉｎ(16n+15)＝ｚ(4n+3)
【０１２６】
ここで、直線補間で用いられるかけ算回路及びわり算回路は、シフト回路で実現でき、×２は１ビット左シフト回路、×４は２ビット左シフト回路、÷２は１ビット右シフト回路、÷４は２ビット右シフト回路で実現できるので回路規模が小さくて済む。
【０１２７】
以上、補間回路２０としてトランスバーサルフィルタを用いた４倍補間回路２０Ａと直線補間を用いた４倍補間回路を説明した。
【０１２８】
図１８に示すように、上述の図１４に示した４本の１６タップトランスバーサルフィルタＬＰＦ０，ＬＰＦ１，ＬＰＦ２，ＬＰＦ３を用いた４倍補間回路２０Ａと４倍直線補間回路２０Ｂを組み合わせることにより１６倍補間回路２０Ｃを実現することができる。
【０１２９】
ここで、計算で求めた補間波形例を以下に例示する。
【０１３０】
１．５倍オーバーサンプリングされたＰＲ１チャネル出力例を図１９に示し、このＰＲ１チャネル出力を×１６倍補間した波形例を図２０に示し、そのアイパターンを図２１に示す。この図２１のアイパターンに示されているように、２４ごとに検出点が存在することがわかる。
【０１３１】
ＡＤＣサンプリング周波数を１５０ＭＨｚとすると、１６倍補間信号は２４００ＭＨｚサンプル信号に相当し、そのような高周波ＡＤＣを入手するのは甚だしく困難である。またトランスバーサルフィルタの設計も困難である。消費電力もクロック周波数にほぼ比例して増加する。
【０１３２】
次に、上記テープストリーマの再生系１００におけるＰＬＬ回路３０について、条件を
チャネル周波数＝１００ＭＨｚ
ＡＤＣサンプリング周波数＝１５０ＭＨｚ
補間倍率＝１６
として具体的に説明する。
【０１３３】
上述の如き構成の１６倍補間回路２０Ｃを用いて、ＡＤＣサンプルデータ当たり１６倍補間を行うことにより、チャネル周波数比１５×１６＝２４倍オーバーサンプリングデータ系列を得ることができる。このことは、ＰＬＬ回路３０に入力されるデータ系列のうち、概略２４データおきに検出点近傍のデータが存在することを意味している。
【０１３４】
上記図２１のアイパターンに示されているように、検出点が２４データおきに存在することがわかる。よって、ＰＬＬ回路３０に対する入力データ系列を概略２４周期ごとに間引けば検出点データを選択したことになる。ただし、”概略”２４データおきとしたのは、実際の再生信号は、
１）ヘリカルスキャン方式では回転ドラムの回転ムラ
２）ディスクではディスクの回転ムラ
３）リニアテープ記録ではテープ送り速度ムラ
による周波数変動を含むので正確に２４ではないからである。それに追従するのがＰＬＬ回路３０の役割である。
【０１３５】
図２２は、ＰＬＬ回路３０の具体的な構成例を示すブロック図である。
【０１３６】
このＰＬＬ回路３０は、再生ＲＦ信号のゼロクロス点を位相情報として動作する。なお、位相情報の抽出法は他にもある。
【０１３７】
このＰＬＬ回路３０は、上記１６倍補間回路２０Ｃにより得られた１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力されるゼロクロス点検出回路３１及び検出部３６、上記ゼロクロス点検出回路３１の出力が供給される周期検出部３２、間引き補正量計算部３３、間引き周期補正部３４及び次検出点絶対番号計算部３５を備える。
【０１３８】
上記ゼロクロス点検出回路３１は、１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)のゼロクロス点を探す回路であって、図２３に示すように、上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６個の符号比較器(sign(a×b))３１１Ａ，３１１Ｂ・・・３１１Ｐ、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が供給されるプライオリティエンコーダ３１２及び全ゼロ判定器３１３、上記プライオリティエンコーダ３１２からゼロクロス点相対番号が供給される加算回路３１４、トラック先頭でリセットされるカウンタ回路３１５、このカウンタ回路３１５の出力を１６倍するかけ算回路３１６などからなる。
【０１３９】
各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐは、それぞれ入力ａと入力ｂの符号が異なる場合に１を出力する。
【０１４０】
符号比較器３１１Ａは、ラッチ回路３１７によりデータｌｉｎ(16n+15)を１クロック遅延させたデータｌｉｎ(16n-1) とデータｌｉｎ(16n) の符号を比較する。
【０１４１】
符号比較器３１１Ｂは、データｌｉｎ(16n) とデータｌｉｎ(16n+1) の符号を比較する。
【０１４２】
符号比較器３１１Ｃは、データｌｉｎ(16n+1) とデータｌｉｎ(16n+2) の符号を比較する。
【０１４３】
以下同様に各符号比較器３１１Ｄ，３１１Ｅ・・・３１１Ｐは、それぞれパラレルデータｌｉｎ(16n+2) 〜ｌｉｎ(16n+15)の符号を比較する。
【０１４４】
プライオリティエンコーダ３１２は、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力に基づいて、ゼロクロス点がｌｉｎ(16n) 〜ｌｉｎ(16n+15)のどこにあるかを０〜１５の数値（ゼロクロス点相対番号）として出力する。プライオリティエンコーダ３１２は、１６パラレルデータ内にゼロクロスが複数存在した場合、高優先度側すなわち新しい時刻のゼロクロス点相対番号を出力する。ただし、本例の検出点間隔は概略２４であるから、１６個の連続データ系列中に含まれるゼロクロス点は０又は１個である。
【０１４５】
また、全ゼロ判定器３１３は、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力に基づいて１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内におけるゼロクロスの有無を判定し、その判定結果を示すゼロクロス有無信号zc_en を出力する。すなわち、全ゼロ判定器３１３は、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が１つでも１であればゼロクロスがあることを示すzc_en ＝１を出力し、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が全てゼロだった場合には、ゼロクロスを含まないので、ゼロクロスがないことを示すzc_en ＝０を出力する。
【０１４６】
このゼロクロス点検出回路３１では、トラック先頭でリセットされるカウンタ回路３１５により１５０ＭＨｚのＡＤＣクロックをカウントし、そのカウント値をかけ算回路３１６で１６倍することにより、現在の１６パラレルデータの先頭データ絶対番号stt_Noを得て、この先頭データ絶対番号stt_Noを加算回路３１４で上記ゼロクロス点相対番号に加算することにより、ゼロクロス点絶対番号zc_Noを算出して出力する。
【０１４７】
また、周期検出部３２は、第１及び第２のレジスタ３２１，３２２と、剰余(mod) 回路３２３からなる。
【０１４８】
この周期検出部３２において、上記第１及び第２のレジスタ３２１，３２２は、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス点絶対番号zc_No を入力データとする２段のシフトレジスタを構成しており、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス有無信号zc_en により制御されることによって、新旧ゼロクロス点の絶対番号zc2，zc1を記憶する。そして、上記剰余(mod) 回路３２３は、それらの差zc2_zc1(zc2>zc1)と間引き周期ｄとの剰余(mod)をゼロクロス周期periodとして間引き補正量計算部３３に出力する。ゼロクロス周期periodと間引き周期ｄの剰余を計算する理由は、信号のゼロクロス周期は記録パターンによりｄ，２ｄ，３ｄ，４ｄ，・・・，（本例では２４，４８，７２，９６・・・）の様々な値になるからである。
【０１４９】
上記ゼロクロス周期periodと間引き周期ｄの過不足関係は次のようになる。
【０１５０】
１）ｄが小さい時（つまりＰＬＬ回路３０の間引き周期が入力信号より短い時）
１≦period＜ｄ／２（本例では１≦period＜１１）
２）ｄがちょうど良い時
period＝０
３）ｄが大きい時（つまりＰＬＬ回路３０の間引き周期が入力信号より長い時）
ｄ／２≦period≦ｄ−１（本例では１２≦period≦２３）
【０１５１】
そこで、間引き補正量計算部３３は、次のような間引き周期補正量△を間引き周期補正部４４に出力する。
【０１５２】
１）のケースならｄを大きくするべきなので△＝△ｄを出力する。
【０１５３】
３）のケースならｄを小さくするべきなので△＝−△ｄを出力する。
【０１５４】
すなわち、この間引き補正量計算部３３は、上記周期検出部３２により検出されたゼロクロス周期periodと、間引き周期補正部３４により与えられる間引き周期ｄの１／２の値とを比較演算を行う第１及び第２の演算器３３１，３３２を備え、上記第１の演算器３３１により、
period＜ｄ／２
であることを検出すると、間引き周期補正量△として△ｄを出力し、また、上記第２の演算器３３２により、
period≧ｄ／２
であることを検出すると、間引き周期補正量△として−△ｄを出力する。
【０１５５】
なお、上記間引き周期補正量△をトラック
先頭で大きくし高速引込みを実現するようにしてもよい。
【０１５６】
また、間引き周期補正部３４は、上記間引き補正量計算部３３により得られた間引き周期補正量△に基づいて、
ｄ＝ｄ＋△
なる演算を行う演算器３４１からなり、ゼロクロス点検出毎に間引き周期ｄを補正する。そして、この間引き周期補正部３４は、ゼロクロス点検出毎に補正した間引き周期ｄを上記間引き補正量計算部３３と次検出点絶対番号計算部３５に与える。
【０１５７】
次検出点絶対番号計算部３５は、選択スイッチ３５１、加算器３５２及びレジスタ３５３からなり、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス点絶対番号(zc_No) と上記間引き周期補正部３４により与えられる間引き周期ｄに基づいて、次のようにして次検出点絶対番号nextを計算する通常は、次検出点絶対番号nextをnext＝next＋ｄで計算する。ただし、現在の１６パラレル入力がゼロクロス点を含む場合(zc_en＝１）は位相ロックのために同ゼロクロス点を起点に次検出絶対番号nextを計算する。
【０１５８】
すなわち、この次検出点絶対番号計算部３５において、上記選択スイッチ３５１は、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス有無信号zc_en により制御され、zc_en＝１ すなわち各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐに入力された１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内にゼロクロスが含まれていた場合には、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス点絶対番号zc_No を選択して加算器３５２に供給し、また、zc_en＝０すなわち上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内にゼロクロスが含まれていない場合には、上記レジスタ３５３から出力される次検出点絶対番号nextを選択して上記加算器３５２に供給する。
【０１５９】
また、上記加算器３５２は、上記選択スイッチ３５１を介して供給される上記ゼロクロス点絶対番号zc_No 又は次検出絶対番号nextに上記間引き周期補正部３４により与えられる間引き周期ｄを加算し、その加算出力すなわち
next＝zc_No＋ｄ
又は、
next＝next＋ｄ
をレジスタ３５３に出力する。
【０１６０】
上記レジスタ３５３は、検出部３６から出力される現在の１６パラレル入力が検出点を含んでいたことを示す制御信号enにより制御されており、現在の１６パラレル入力が検出点を含んでいたら、上記加算器３５２による加算出力を取り込んで次検出絶対番号nextとして出力する。
【０１６１】
この次検出点絶対番号計算部３５は、通常は、次検出点絶対番号nextを
next＝next＋ｄ
で計算する。ただし、現在の１６パラレル入力がゼロクロス点を含む場合(zc_en＝１) は位相ロックのために同ゼロクロス点を起点に次検出絶対番号nextを計算する。
【０１６２】
この次検出点絶対番号計算部３５の動作は、まとめると次のようになる。
【０１６３】
en＝１の時（検出点あり）
zc_en＝０の時 next＝next＋ｄ
zc_en＝１の時 next＝zc_No＋ｄ
en＝０の時（検出点なし）
next＝next 更新せず
【０１６４】
そして、上記検出部３６は、上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６入力１出力のデータセレクタ３６１と、上記次検出点絶対番号計算部３５で計算された次検出点絶対番号nextが入力される剰余(mod) 回路３６２と、上記次検出点絶対番号nextが入力されるとともに上記ゼロクロスポイント検出回路３１から先頭データ絶対番号stt_Noが入力される比較回路３６３からなる。
【０１６５】
この検出部３６において、上記剰余(mod)回路３６２は、上記データセレクタ３６１に検出点セレクト信号としてnext mod 16 を与える。
【０１６６】
そして、上記データセレクタ３６１は、検出点セレクト信号として与えられたnext mod 16 により上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)を選択して検出点データdataとして出力する。
【０１６７】
また、上記比較回路３６３は、上記次検出点絶対番号nextと現在の１６パラレルデータの先頭データ絶対番号stt_Noを比較し、
next≦stt_No＋１５
であれば現在の１６パラレルデータが検出点データを含むので制御信号enを出力する。ここでは、ＡＤＣサンプリング周波数がチャネル周波数の１．５倍であるから、上記制御信号enは、図２４に示すように平均して３クロックに２回出力される。
【０１６８】
次に、上記バッファメモリ４０について具体的に説明する。
【０１６９】
このテープストリーマの再生系１００において、上記ＰＬＬ回路３０から出力される制御信号enは概略２／３デューティー比を持つので、後段の回路は１００ＭＨｚデータレートの信号を処理するにもかかわらず１５０ＭＨｚ動作スピードが要求され、しかも１／３は休止しなければならない。その対処のため、ＰＬＬ回路３０の後段にバッファメモリ４０を設け、ＰＬＬ動作クロック１５０ＭＨｚで書き込む。それを後段専用の読み出しクロックで読み出すことで、後段の動作クロックを１５０ＭＨｚ以下に据え置くようにしている。
【０１７０】
読み出しクロックは、バッファメモリ４０がオーバーフローしないようにする必要がある。
【０１７１】
上記バッファメモリ４０がオーバーフローしないようにするために、例えば、読み出しクロックをチャネル周波数よりもやや高い周波数にする。
【０１７２】
チャネル周波数はドラムやディスクの回転ムラにより変動するが、ヘリカルスキャン装置の変動量は±５％と見込めば十分である。したがって、読み出しクロック周波数を１１０ＭＨｚぐらいの固定周波数にやや高速化しておけばバッファオーバーフローを防止でき、かつ動作周波数を１５０ＭＨｚから１１０ＭＨｚに引き下げることができる。読み出しクロック１１０ＭＨｚの場合は、１１０／１００＝１０％早読みに相当するので、平均して１１回中１回はバッファエンプティである。よって、バッファメモリ４０にはバッファエンプティを出力する必要がある。
【０１７３】
上記バッファメモリ４０の具体例を図２５に示す。
【０１７４】
この図２５に示したバッファメモリ４０Ａは、１６ワードのデュアルポートＲＡＭ４１とバッファエンプティ検出回路４２を備える。
【０１７５】
上記デュアルポートＲＡＭ４１には、上記ＰＬＬ回路３０から出力される検出点データdata及び制御信号enが書き込みデータwdata 及び書き込み制御信号として供給されるとともに、１５０ＭＨｚの書き込みクロックをカウントする書き込みアドレスカウンタ４３により生成される書き込みアドレスが与えられ、また、１１０ＭＨｚの読み出しクロックをカウントする読み出しアドレスカウンタ４４により生成される読み出しアドレスが与えられるようになっている。
【０１７６】
上記書き込みアドレスカウンタ４３は、上記制御信号enにより制御され、en＝１ならインクリメントされる。また、上記読み出しアドレスカウンタ４４は、上記バッファエンプティ検出回路４２から反転回路４５を介して供給される非バッファエンプティ信号により制御され、非バッファエンプティの時にインクリメントされる。
【０１７７】
上記バッファエンプティ検出回路４２は、読み出しアドレスが書き込みアドレスと一致した場合にバッファエンプティと見なして、バッファエンプティ信号を出力する。
【０１７８】
このバッファエンプティ検出回路４２から出力されるバッファエンプティ信号は、後段回路による処理をバッファエンプティの時に止める。
【０１７９】
図２５に示したバッファメモリ４０では、オーバーフローしないようにするために、読み出しクロックをチャネル周波数よりもやや高い周波数にするようにしたが、図２６に示すように、読み出しクロックをＶＣＯ(VCO:voltage contorolled oscillator)で生成し、かつＶＣＯの発振周波数を、バッファメモリ４０がデータエンプティにもデータオーバーフローにもならないように制御するようにしてもよい。
【０１８０】
すなわち、図２５に示したバッファメモリ４０Ａを構成しているデュアルポートＲＡＭ４１を図２７に示すようなリングメモリと考えると、書き込みアドレスはリングを左回りに移動し、読み出しアドレスは書き込みアドレスから遅れたアドレスを左回りに移動する。バッファメモリ４０は再生ＲＦ信号の周波数変動を吸収するためのものであるから、読み出しアドレスが書き込みアドレスの最遠アドレスであるように読み出しクロックの周波数が制御されれば周波数変動への適応力が高くて望ましい。
【０１８１】
そのために、図２６に示すバッファメモリ４０Ｂでは、書き込みアドレスカウンタ４３で生成された書き込みアドレスが入力される剰余(mod) 回路４２１により、読み出しアドレスリファレンス＝（書き込みアドレス−８） ｍｏｄ １６なる剰余演算を行って読み出しアドレスリファレンスを得て、読み出しアドレスカウンタ４４により生成された読み出しアドレスと上記読み出しアドレスリファレンスとのアドレス差をアドレス差検出回路４２２により検出する。
【０１８２】
そして、上記アドレス差検出回路４２２により検出されたアドレス差が供給される判定回路４２３により、上記アドレス差が０よりも小さい場合、すなわち、上記読み出しアドレスリファレンスよりも読み出しアドレスが進んでいる場合には、発振周波数を下げるようにＶＣＯ４２８を制御し、また、上記読み出しアドレスリファレンスよりも読み出しアドレスが遅れている場合には、発振周波数を上げるようにＶＣＯ４２８を制御する。
【０１８３】
ＶＣＯ４２８の発振周波数の制御は、上記ＶＣＯ４２８にＬＰＦ４２７を介して制御電圧を与えるコンデンサ４２６への定電流源４２４，４２５による電荷の充放電で実現している。
【０１８４】
図２６に示したバッファメモリ４０を用いた再生系１００では、後段回路のクロック周波数が１００ＭＨｚになる。
【０１８５】
さらに、×１倍サンプリング時に対応するＰＬＬ回路３０とバッファメモリ４０について説明する。
【０１８６】
ここで、ＡＤＣクロック周波数が１００ＭＨｚ、すなわち×１倍サンプリングの場合は工夫が必要である。ヘリカルスキャン装置では、再生ＲＦ信号のチャネルレートは９５〜１０５ＭＨｚぐらいの幅をもっている。このような信号を１００ＭＨｚのＡＤＣクロックでサンプリングするということは、ＡＤＣレート（１００ＭＨｚ）＜信号レート（１０５ＭＨｚ）となる瞬間もありえるので、このような瞬間はナイキストの法則に反し、エイリアシングノイズが生じてしまう。
【０１８７】
ところが、ＰＲ１チャネルの伝達特性はナイキスト周波数でゼロなので、ナイキスト周波数近傍の周波数成分はほんのわずかである。よって、ＰＲ１信号をＡＤ変換する場合のＡＤＣクロックは１００ＭＨｚすなわち×１倍サンプリングでも少ないエイリアシングノイズで済み、実用可能である。
【０１８８】
×１倍サンプリングでは、再生ＲＦ信号のチャンネル周波数＞ＡＤＣサンプリング周波数になる瞬間があるから、×１６パラレルデータの先頭付近に１検出点、末尾付近にもう１検出点を含むケースが想定される。しかし、上述の図２２に示したＰＬＬ回路３０は、このような２検出点同時出力機能を持たないので、×１倍サンプリングで使うことはできない。
【０１８９】
これを解決するためには、図２２に示したＰＬＬ回路３０を例えば図２８に示すような構成に変更すればよい。
【０１９０】
この図２８に示すＰＬＬ回路３０Ａは、図２２に示したＰＬＬ回路３０における次検出点絶対番号計算部３５に、次々検出点絶対番号next2 も計算して出力する機能が増設され、さらに、上記検出部３６に第２の検出部３７が増設されている。
【０１９１】
このＰＬＬ回路３０Ａの次検出点絶対番号計算部３５０は、選択スイッチ３５４、加算器３５５及びレジスタ３５６が追加されており、上記加算器３５２による加算出力を上記レジスタ３５３を介して次検出点絶対番号next1 として出力するとともに、上記加算器３５２による加算出力に加算器３５５で間引き周期ｄを加算し、この加算器３５５による加算出力をレジスタ３５６を介して次々検出点絶対番号next2 として出力する。
【０１９２】
また、上記第２の検出部３７は、上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６入力１出力のデータセレクタ３７１と、上記次検出点絶対番号計算部３５０で計算された次々検出点絶対番号next2 が入力される剰余(mod) 回路３７２と、上記次々検出点絶対番号next2 が入力されるとともに上記ゼロクロスポイント検出回路３１から先頭データ絶対番号stt_Noが入力される比較回路３７３からなり、複数検出点存在時に検出点データdata2 と制御信号en2 を出力する。
【０１９３】
上記次検出点絶対番号計算部３５０に増設された選択スイッチ３５４は、複数検出点存在時に、次々検出点絶対番号next2 を選択して上記選択スイッチ３５１を介して上記加算器３５２に供給するように、上記第２の検出部３７で得られる制御信号en2 により制御される。
【０１９４】
この次検出点絶対番号計算部３５０では、次の計算式にしたがった演算により次検出点絶対番号next1 と次々検出点絶対番号next2 を算出して出力する。
【０１９５】
【表４】
【０１９６】
また、×１倍サンプリングにおける２検出点同時出力に対応するために、バッファメモリ４０には、図２９に示すような構成のものが用いられる。
【０１９７】
この図２９に示すバッファメモリ４０Ｃは、第１及び第２の切替え回路４０５，４０６を介して書き込みデータと書き込み制御信号が入力される第１及び第２のメモリバンク４０７，４０８を備える２バンク構成とされる。なお、図２９には書き込み側だけが示されている。
【０１９８】
この２バンク構成のバッファメモリ４０Ｃには、上述の図２８に示したＰＬＬ回路３０Ａから制御信号en1，en2、検出点データdata1，data2及び１５０ＭＨｚのクロックの５信号が入力される。
【０１９９】
前述のように、検出点個数０，１，２別に場合分けすると、次のような３つのケースが考えられる。
【０２００】
【表５】
【０２０１】
このバッファメモリ４０Ｃは、トラック先頭でリセットされて、ゼロから始まり検出点個数に応じて＋０，＋１，＋２されることにより、
data_No＝data_No＋en1＋en2
にてｄａｔａ個数data_Noをカウントするカウンタ４０１を備える。
【０２０２】
そして、このカウンタ４０１により得られるｄａｔａ個数data_Noに基づいて剰余(mod)回路４０２と加算器４０３で
MB_ptr＝(data_No mod 2)＋１
メモリバンクポインタMB_ptrを求め、このメモリバンクポインタＭＢ＿ｐｔｒにしたがって、第１及び第２の切替え回路４０５，４０６により次のように場合分けを行って、次のクロックで検出点データdata1，data2を書き込む第１又は第２のメモリバンク４０７，４０８を指定する。
【０２０３】
【表６】
【０２０４】
以上の動作の結果、図３０の（Ａ），（Ｂ）に示すように、第１のメモリバンク４０７には偶数番目検出点データが、また、第２のメモリバンク４０８には奇数番目検出点データが整頓されて書き込まれる。第１及び第２のメモリバンク４０７，４０８に書き込む検出点データの偶奇は逆であってもよい。
【０２０５】
上記バッファメモリ４０Ｃの読み出し側は、読み出しクロックに準じて第１及び第２のメモリバンク４０７，４０８を交互に読み出せばよい。詳述は省略する。
【０２０６】
なお、上記ＰＬＬ回路３０の入力信号をさらにＰパラレル化し、ＰＬＬクロック周波数を１／Ｐに下げた場合、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列がＰＬＬ回路３０に入力されることになる。同パラレルデータが含む可能性のある最大検出点個数Ｄmax は次式で求められる。
【０２０７】
Ｄmax＝Ｉｎｔ（Ｐ／Ｓ）＋１
ｅｘ． Ｐ＝１，Ｓ＝１．５ → Ｄmax ＝１
ｅｘ． Ｐ＝１，Ｓ＝１ → Ｄmax ＝２
ｅｘ． Ｐ＝２，Ｓ＝１．５ → Ｄmax ＝３
【０２０８】
Ｐ×Ｒ×Ｑパラレルデータから検出点に最も近いデータを最大検出点個数セレクト（間引き）するという動作のＰＬＬ回路３０を実現するためには、Ｄmax 個のデータセレクタと、Ｄmax 個のデータセレクタを制御するＤmax 個の検出点計算回路と、検出点の個数を報知する回路を備える必要がある。
【０２０９】
また、Ｄmax バンクのバッファメモリ４０とするには、ＰＬＬ回路３０が報知する検出点個数をＤ（Ｄ≦Ｄmax ）とすると、Ｄバンクのバッファメモリ４０に書き込むよう制御する必要がある。
【０２１０】
次に、上記第１の等化回路１０の適応等化アルゴリズムについて説明する。
【０２１１】
デジタルトランスバーサルフィルタの適応等化アルゴリズムはＬＭＳというアルゴリズムがＤＤＳ４で実用化済みであり、第２の等化回路５０はこのＬＭＳというアルゴリズムにより適応制御される。
【０２１２】
そして、第２の等化回路５０の伝達特性（自動的に求まる）は第１の等化回路１０の等化しそこない特性に等しいという関係にある。すなわち、第１の等化回路１０に求められる伝達特性を、第２の等化回路５０の伝達特性から算出できる。第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性に等しくすれば、第１の等化回路１０の適応等化を実施したことになる。デジタルトランスバーサルフィルタのタップ係数は回路中に存在するし、タップ係数をフーリエ変換して伝達特性を求めることも容易である。
【０２１３】
そこで、次のようにして第１の等化回路１０を適応制御する。
【０２１４】
すなわち、第１の等化回路１０のサンプリング周波数がチャネルクロック周波数と略等しい場合には、第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性に等しくする。第１の及び第２の等化回路１０，５０にトランスバーサルフィルタを用いて、第１の等化回路１０のタップ係数を第２の等化回路５０のタップ係数と等しくする。ただし、タップ数が異なる場合は、タップ係数変換回路９０によりタップ数の寡多に応じてタップ打ち切りあるいはゼロ追加する。
【０２１５】
また、第１の等化回路１０のサンプリング周波数が第２の等化回路５０のサンプリング周波数よりも高い場合には、第２の等化回路５０の周波数帯域内の周波数帯域Ａの伝達特性はそのまま第１の等化回路１０の伝達特性にし、第２の等化回路５０の周波数帯域外の周波数帯域Ｂの伝達特性を０とした伝達特性を第１の等化回路１０に与える。第１の及び第２の等化回路１０，５０にトランスバーサルフィルタを用い、第１の等化回路１０のサンプリング周波数をＳ１、第２の等化回路のサンプリン周波数をＳ２とすると、タップ係数変換回路９０により第２の等化回路５０のタップ係数をＳ１／Ｓ２倍補間したタップ係数を計算し、それを第１の等化回路１０のタップ係数にする。ただしタップ数の寡多に応じてタップ打ち切りあるいはゼロ追加する。
【０２１６】
ここで、以上の説明では、第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性と等しくするアルゴルズムにより第１の等化回路１０の適応制御を行ったが、次に説明するように、第１の等化回路１０の伝達特性を逐次更新するアルゴリズムを採用することもできる。
【０２１７】
まず、”更新”の意味を説明する。適応等化が組み込まれた装置における第２の等化回路５０の伝達特性は、適応等化回路８０によって、ある時間毎に最適化される。ＤＤＳフォーマットの実施例では、第２の等化回路５０の伝達特性はドラム回転毎に最適化される。この最適化動作のことを”更新″と呼ぶ。ＤＤＳフォーマットでは第２の等化回路５０にトランスバーサルフィルタを採用しているので、タップ係数の更新により伝達特性更新を実現している。第２の等化回路５０のタップ係数をＣ2_t(k)とすると、更新動作は、
Ｃ2_t+1(k)＝Ｃ2_t(k)＋△(k)
にて表すことができる。ここで、ｋはタップ番号で、２４タップＦＩＲフィルタであれば０〜２３の整数である。ｔはドラム回転番号で、ドラム回転毎にインクリメントされる整数である。△は、タップ係数を修正する補正値で、収束速度と安定度のトレードオフを考慮して値決めした小さな数である。
【０２１８】
このように、第２の等化回路５０が適応等化回路５０によってドラム回転毎に更新される機能を持つのであるから、第１の等化回路１０もドラム回転毎に逐次更新されるのが望ましい。
【０２１９】
そこで、図３１や図３２に示すように、タップ係数変換回路９０にタップ係数更新回路９１を設けるようにする。
【０２２０】
すなわち、図３１に示すテープストリーマの再生系１００Ａは、タップ係数更新回路９１とタップ係数打ち切り回路９２からなるタップ係数変換回路９０Ａを備える。この再生系１００Ａでは、第１の等化回路１０に５タップのトランスバーサルフィルタ１３Ａが用いられており、上記タップ係数打ち切り回路９２でタップ係数を打ち切ることにより、上記第２の等化回路５０を構成している１１タップのトランスバーサルフィルタのタップ係数を上記第１の等化回路１０における５タップのトランスバーサルフィルタ１３Ａのタップ係数に変換する。
【０２２１】
また、図３２に示すテープストリーマの再生系１００Ｂは、タップ係数更新回路９１とゼロ追加回路９３からなるタップ係数変換回路９０Ｂを備える。この再生系１００Ｂでは、第１の等化回路１０に１５タップのトランスバーサルフィルタ１３Ｂが用いられており、上記ゼロ追加回路９３でタップ係数にゼロを追加することにより、上記第２の等化回路５０を構成している１１タップのトランスバーサルフィルタのタップ係数を上記第１の等化回路１０における１５タップのトランスバーサルフィルタ１３Ｂのタップ係数に変換する。
【０２２２】
上記タップ係数更新回路９１は、図３３に示すように、畳み込み積分回路９１１、タップ係数メモリ９１２及び更新トリガカウンタ９１３により構成されている。
【０２２３】
ヘリカルスキャン方式ではドラム回転とタップ係数の更新周期とを同期させるのが設計上便利なので、上記タップ係数更新回路９１には、更新トリガ信号としてドラム回転パルスが与えられる。また、上記タップ係数更新回路９１には、図示しないシステムコントローラから動作開始時の初期化信号を受け取る。
【０２２４】
畳み込み積分回路９１１は、第１の等化回路１０と第２の等化回路５０の現タップ係数を畳み込み積分し、第１の等化回路１０の次タップ係数を算出する。
【０２２５】
また、タップ係数メモリ９１２は、更新信号がアクティブになったときの畳み込み積分結果をラッチする。
【０２２６】
また、更新トリガカウンタ９１３は、フラット化信号と更新信号を生成し更新動作を制御する。偶数番目のトリガ信号を第２の等化回路５０の適応等化回路８０のフラット化信号として出力する。同様にタップ係数メモリの更新入力に与える。奇数番目は何も出力しない。
【０２２７】
このタップ係数更新回路９１は、第２の等化回路５０の伝達特性をフラット化するためのフラット化信号を上記第２の等化回路５０の適応等化回路８０に供給する。上記フラット化信号がアクティブになると、第２の等化回路５０の伝達特性がフラット化される。
【０２２８】
また、初期化信号がアクティブになると、タップ係数メモリ９１２がリセットされ、第１の等化回路１０の伝達特性がフラット化される。
【０２２９】
上記タップ係数更新回路９１による更新動作を図３４のタイムチャートに示してある。
【０２３０】
また、図３５乃至図３９には、図３３における第１及び第２の等化回路１０，５０とタップ係数更新回路９１だけを抜粋し、動作を時系列順に並べて示してある。なお、簡単化のため、第１及び第２の等化回路１０，５０のタップ係数を２４タップに統一し、タップ係数打ち切り回路９２あるいはゼロ追加回路９３は省いて図示されている。
【０２３１】
図３５は、回路が動作開始した直後の状態（ｔ＝０）を示している。このｔ＝０の状態は、動作開始直後なのでシステムコントローラが初期化信号を発すると、各部の動作は次のようになる。
【０２３２】
すなわち、タップ係数メモリが初期化され、第１の等化回路１０の伝達特性がフラット化される。また、更新トリガカウンタ９１３がリセットされ、偶数トリガ信号をフラット化信号として、第２の等化回路５０の伝達特性がフラット化される。
【０２３３】
図３６は、ｔ＝１の状態を示している。ｔ＝１の状態では、更新トリガカウンタ９１３のカウント値は１（奇数）なので、更新信号もフラット化信号も出力されない。したがって、各部の動作は次のようになる。
【０２３４】
すなわち、タップ係数メモリ９１２は動かないので、第１の等化回路１０のタップ係数Ｃ1_1(k)は、
Ｃ1_1(k)＝Ｃ1_0(k)
すなわちｔ＝０の値を保持する。
【０２３５】
また、ｔ＝０の期間の再生波形を演算することによって適応等化回路８０は、ｔ＝１の第２の等化回路５０のタップ係数を決定する。すなわち、第２の等化回路５０のｋ番目のタップ係数Ｃ2_1(k)が、
Ｃ2_1(k)＝Ｃ2_0(k)＋Δ(k) (０≦ｋ≦２３)
のように更新される。
【０２３６】
したがって、ｔ＝１の期間は、第１の等化回路１０の伝達特性と第２の等化回路５０の伝達特性の積で与えられる
総合伝達特性＝第１の等化回路の伝達特性×第２の等化回路の伝達特性
なる総合伝達特性で等化される。
【０２３７】
もっとも、この時点では第１の等化回路１０がフラット特性なので、実質的には総合伝達特性は第２等化回路５０の伝達特性である。
【０２３８】
図３７は、ｔ＝２の状態を示している。ｔ＝２の状態では、更新トリガカウンタ９１３のカウント値は２（偶数）なので、更新信号とフラット化信号が出力される。したがって、各部の動作は次のようになる。
【０２３９】
すなわち、タップ係数メモリ９１２が更新されて、第１の等化回路１０のタップ係数Ｃ1_2(k)は、
Ｃ1_2(k)＝Ｃ1_1(k)＊Ｃ2_1(k) （ここで＊は畳み込み積分を示す）
すなわち、第１及び第２の等化回路１０，５０の各タップ係数Ｃ1_1(k)，Ｃ2_1(k)の畳み込み積分になる。
【０２４０】
また、フラット化信号が出力されて、
Ｃ2_2(k)＝０（ｋ≠センタータップ）
すなわち、適応等化回路８０により第２の等化回路５０がフラット化される。
【０２４１】
この時点では第２の等化回路５０がフラット特性なので、総合伝達特性は第１等化回路１０の伝達特性となる。
【０２４２】
図３８は、ｔ＝３の状態を示している。ｔ＝３の状態では、更新トリガカウンタ９１３のカウント値は３（奇数）なので、更新信号もフラット化信号も出力されない。したがって、各部の動作は次のようになる。
【０２４３】
すなわち、タップ係数メモリ９１２は動かないので、第１の等化回路１０のタップ係数Ｃ1_3(k)は、
Ｃ1_3(k)＝Ｃ1_2(k)
ｔ＝２の値を保持する。
【０２４４】
また、適応等化回路８０により第２の等化回路５０のｋ番目のタップ係数Ｃ2_3(k)が
Ｃ2_3(k)＝Ｃ2_2(k)＋Δ(k)（0≦k≦23）
のように更新される。
【０２４５】
したがって、ｔ＝３の期間は、第１の等化回路１０の伝達特性と第２の等化回路５０の伝達特性の積で与えられる
総合伝達特性＝第１の等化回路の伝達特性×第２の等化回路の伝達特性
なる総合伝達特性で等化される。
【０２４６】
図３９は、ｔ＝４の状態を示している。ｔ＝４の状態では、更新トリガカウンタ９１３のカウント値は４（偶数）なので、更新信号とフラット化信号が出力される。したがって、各部の動作は次のようになる。
【０２４７】
すなわち、タップ係数メモリが更新されて、第１の等化回路１０のタップ係数Ｃ1_4(k)は、
Ｃ1_4(k)＝Ｃ1_3(k)＊Ｃ2_3(k)（ここで＊は畳み込み積分を示す）
すなわち、第１及び第２の等化回路１０，５０の各タップ係数Ｃ1_3(k)＊Ｃ2_3(k)の畳み込み積分になる。
【０２４８】
また、フラット化信号が出力されて、
Ｃ2_4(k)＝０（ｋ≠センタータップ）
すなわち、適応等化回路８０により第２の等化回路５０がフラット化される。
【０２４９】
この時点では第２の等化回路５０がフラット特性なので、総合伝達特性は第１の等化回路１０の伝達特性となる。
【０２５０】
以上のアルゴリズムをまとめると次のようになる。
【０２５１】
（起動時初期化動作ｔ＝０）
（１）第１の等化回路の伝達特性がフラット化
（２）第２の等化回路の伝達特性がフラット化
【０２５２】
【表７】
【０２５３】
【表８】
【０２５４】
上述の図３１及び図３２におけるタップ係数変換回路９０に使用されるタップ係数更新回路９１は、図４０に示すように簡略化することができる。
【０２５５】
すなわち、図４０に示すタップ係数更新回路９１Ａは、第２の等化回路５０の伝達特性をフラット特性に固定することにより、図３３における更新トリガカウンタ９１３を省略し、適応等化回路８０が出力するタップ係数更新情報△ｉ(k)を第１の等化回路１０に作用させるようにしたものである。
【０２５６】
適応等化回路８０が出力する△ｉ(k) はｋ番目のタップ係数値を大きくするか、小さくするかを指示する情報であるから、△ｉ(k) を第１の等化回路１０に作用させても、総合伝達特性は正しく更新され、適応等化が正しく行われる。
【０２５７】
さらに、伝達特性がフラット化されたトランスバーサルフィルタ、例えば図４１に示すように、６番目のタップ係数ｋ６のみが１で、それ以外のタップ係数が全てゼロであるフラットな伝達特性の１２タップトランスバーサルフィルタは、不要なかけ算回路及び加算回路を除去し、さらにレジスタを除去することにより、入出力直結とみなせるので、上記図４０における第２の等化回路５０は、図４２に示すように省略することができる。
【０２５８】
図４１及び図４２に示すタップ係数更新回路９１Ａでは、図４３のタイミングチャートに示すような動作を行い、ドラム回転パルスエッジ毎にタップ係数更新演算回路９１１Ａにより
Ｃ1_i+1(k)＝Ｃ1_i(k)＋△i(k)
なる演算を行って第１の等化回路１０のタップ係数Ｃ1_i+1(k)を更新する。
【０２５９】
このような構成のタップ係数更新回路９１Ａを採用することにより、上述の図３１や図３２に示した再生系１００Ａ，１００Ｂは、図４４や図４５に示す再生系１００Ｃ，１００Ｄのように構成を簡略化することができる。
【０２６０】
次に、タップ係数の畳み込み積分で総合伝達特性を実現する例について説明する。
【０２６１】
一般に、総合伝達特性を求めるには、次の手順で２つの伝達特性の積を求めればよい。
【０２６２】
１．第１の等化回路のタップ係数を離散フーリエ変換して第１の等化回路の伝達特性の周波数応答Ｈ１ (w)を求める。ｗは角周波数である。
【０２６３】
２．第２の等化回路のタップ係数を離散フーリエ変換して第２の等化回路の伝達特性の周波数応答Ｈ２ (w)を求める。
【０２６４】
３．総合周波数応答Ｈ(w)を
Ｈ(w)＝Ｈ１ (w)×Ｈ２ (w)
により求める
４．総合周波数応答Ｈ(w)を離散逆フーリエ変換して第１の等化回路の次タップ係数を求める。
【０２６５】
しかし、トランスバーサルフィルタを利用する本例では、総合伝達特性を与えるタップ係数＝第１及び第２の等化回路のタップ係数の畳み込み積分とすることによりフーリエ変換回路を省略することができる。
【０２６６】
ここで、図４６の（Ａ）に示すように第１のインパルス応答特性を有する第１のフィルタと、図４６の（Ｂ）に示すように第２のインパルス応答特性を有する第１のフィルタを、図４６の（Ｃ）に示すようにシリーズに接続したフィルタでは、第１のフィルタのインパルス応答１が次段の第２のフィルタへ入力されると、出力には、第１のインバルス応答＊第２のインパルス応答（＊は畳み込み積分を示す）が出現する。
【０２６７】
すなわち、シリーズ接続されたフィルタの総合インパルス応答は、個別フィルタのインパルス応答の畳み込み積分に等しい。
【０２６８】
本例ではフィルタとしてトランスバーサルフィルタを使用するので、個別フィルタのインパルス応答はタップ係数に等しい。したがって、第１及び第２の等化回路１０，５０のタップ係数を畳み込み積分すれば、総合伝達特性を与えるタップ係数が得られる。
【０２６９】
図４７乃至図５３に演算例を示す。
【０２７０】
図４７は、ｔ＝ｉ−１における第１の等化回路１０の伝達特性の周波数応答例を示している。
【０２７１】
図４８は、ｔ＝ｉ−１における第１の等化回路１０のタップ係数例を示している。Ｃ1_i(k)に相当する。ただし、ここでは図４７に示した周波数応答例を離散逆フーリエ変換してタップ係数を算出した。
【０２７２】
図４９は、ｔ＝ｉにおける第２の等化回路５０の伝達特性の周波数応答例を示している。
【０２７３】
図５０は、ｔ＝ｉにおける第２の等化回路５０のタップ係数例を示している。Ｃ2_i(k)に相当する。ただし、ここでは図４９に示した周波数応答例を離散逆フーリエ変換してタップ係数を算出した。
【０２７４】
図５１は、タップ係数Ｃ1_i(k)とタップ係数Ｃ2_i(k)の畳み込み積分の結果を示している。これを第１の等化回路１０の次タップ係数Ｃ1_i+1(k)として利用すればよい。
【０２７５】
図５２は、上記次タップ係数Ｃ1_i+1(k)を離散フーリエ変換して算出した総合伝達特性の周波数応答を示している。
【０２７６】
図５３は、図５２に示した総合伝達特性の周波数応答の正しさを確かめるために、図４７に示した第１の等化回路１０の伝達特性の周波数応答と図４９に示した第２の等化回路５０の伝達特性の周波数応答のかけ算で算出した総合伝達特性の周波数応答を示している。
【０２７７】
図５２に示した周波数応答と図５３に示した周波数応答は同特性であり、タップ係数の畳み込み積分で求めた総合伝達特性図５２は、周波数応答のかけ算で求めた総合伝達特性図５３と一致している。
【０２７８】
以上、第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数に略等しい場合について説明したが、上記第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数と異なる場合には、例えば図５４に示すように、タップ係数更新回路９１とタップ係数補間回路９４を備えたタップ係数変換回路９０Ｅを用いることにより、データレートの違いを解消することができる。
【０２７９】
この図５４に示すテープストリーマの再生系１００Ｅは、第１の等化回路１０のデータレート＝１５０ＭＨｚ、第２の等化回路５０のデータレート＝１００ＭＨｚのようにデータレートが異なる場合を示しており、第２の等化回路５０のタップ係数をタップ係数補間回路９４により１５０／１００＝１．５倍補間したタップ係数を第１の等化回路１０に与えるようになっている。
【０２８０】
なお、タップ打ち切り回路９２又はゼロ追加回路９３は本質的でないので省略されている。
【０２８１】
なお、図５５に示すように、タップ係数更新回路９１とタップ係数補間回路９４の順序を入れ換えた構成としてもよい。
【０２８２】
上記第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路９０Ｅの具体的な構成例を図５６に示す。
【０２８３】
この図５６に示すタップ係数変換回路９０Ｅは、畳み込み積分回路９１１、タップ係数メモリ９１２、更新トリガカウンタ９１３、×０．６７間引き回路９１４及び×１．５補間回路９１５により構成されている。
【０２８４】
このタップ係数変換回路９０Ｅでは、×０．６７間引き回路９１４によって第１の等化回路１０の現タップ係数をＳ２／Ｓ１間引きしたタップ係数Ａと、第２の等化回路５０の現タップ係数Ｂについて、畳み込み積分回路９１１により
Ｃ＝Ａ＊Ｂ（＊は畳み込み積分を示す）
なる畳み込み積分を行う。そして、その畳み込み積分結果Ｃを×１．５補間回路９１５でＳ１／Ｓ２倍補間することにより得られるタップ係数Ｄを第１の等化回路１０の次タップ係数とする。
【０２８５】
上記タップ係数変換回路９０Ｅは、図３３に示したタップ係数更新回路９１と同様に、更新トリガ信号としてドラム回転パルスが更新トリガカウンタに与えられる。また、上記タップ係数変換回路９０Ｅには、図示しないシステムコントローラから動作開始時の初期化信号を受け取る。そして、更新トリガカウンタは、偶数番目のトリガ信号を更新信号及びフラット化信号として出力する。
【０２８６】
そして、タップ係数メモリは、更新信号でタップ係数Ｄをラッチする。
【０２８７】
また、第２の等化回路５０の次伝達特性は、フラット化信号でフラット化される。
【０２８８】
ここで、上記×１．５補間回路９１５は、例えば図５７に示すように、３倍補間回路９１５Ａ、１／２間引き回路９１５Ｂ、×２回路９１５Ｃ及び２４タップ打ち切り回路９１５Ｄにより構成される。すなわち、この×１．５補間回路９１５では３倍補間回路９１５Ａにより３倍補間してから、１／２間引き回路９１５Ｂによって１／２に間引くことで×１．５補間を行う。なお、上記３倍補間回路９１５Ａは、２ゼロ挿入回路９１５Ａ１、ＬＰＦ９１５Ａ２及び×３回路９１５Ａ３により構成される１．５倍補間するとタップ数が２４タップが３６タップに増えてしまうので、２４タップ打ち切り回路９１５Ｄにより、タップ係数を２４タップで打ち切る。
【０２８９】
上記×１．５補間回路９１５は、図５８に示すように、１６タップ打ち切り回路９１５Ｅを入力段に配置して、予め２４タップのタップ係数を１６タップに打ち切っておいてから３倍補間するように構成してもよい。
【０２９０】
また、×０．６７間引き回路９１４は、図５９に示すように、×２補間回路９１４Ａ、１／３間引き回路９１４Ｂ、×３回路９１４Ｃ及び１６タップ係数を２４タップ係数に変換するためのゼロ追加回路９１４Ｅにより構成される。
【０２９１】
上記×０．６７間引き回路９１４は、図６０に示すように、２４タップ係数を３６タップ係数に変換するためのゼロ追加回路９１４Ｅを入力段に配置して、予め２４タップのタップ係数を３６タップ係数に変換しておいてから２倍補間するように構成してもよい。
【０２９２】
また、上記図５６に示したタップ係数変換回路９０Ｅにおける×０．６７間引き回路９１４を省略して、図６１や図６２に示すような構成とすることもできる。
【０２９３】
この図６１に示すタップ係数変換回路９０Ｅは、×１．５補間回路９１５をタップ係数メモリ９１２の後段に移動し、×１．５補間回路９１５からタップ係数を第１の等化回路１０に与えるようにしたもので、上述の図５４に示した再生系１００Ｅに対応している。
【０２９４】
また、図６２に示すタップ係数変換回路９０Ｅは、第２の等化回路５０の現タップ係数を×１．５補間回路９１５を介してタップ係数更新回路９１に与えるようにしたもので、上述の図５５に示した再生系１００Ｅに対応している。この図６２に示すタップ係数変換回路９０Ｅでは、第１の等化回路１０の現タップ係数Ａと、×１．５補間回路９１５によって第２の等化回路５０の現タップ係数をＳ１／Ｓ２補間したタップ係数Ｂについて、畳み込み積分回路９１１によりＣ＝Ａ＊Ｂ（＊は畳み込み積分を示す）なる畳み込み積分を行う。そして、その畳み込み積分結果Ｃを第１の等化回路１０の次タップ係数とする。タップ係数メモリ９１２は、更新信号で畳み込み積分結果Ｃすなわち第１の等化回路１０の次タップ係数をラッチする。第２の等化回路５０の次伝達特性は、フラット化信号でフラットにされる。
【０２９５】
以上、第１及び等化回路１０，５０にトランスバーサルフィルタを採用する場合を述べたが、一般化すると、第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数よりも高い場合には、上記第１の等化回路１０の次伝達特性を、上記第２の等化回路５０の周波数帯域内に当たる帯域ａと上記第２の等化回路５０の周波数帯域外に当たる帯域ｂに分けて、上記第１の等化回路１０の帯域ａの次伝達特性を当該第１の等化回路１０の帯域ａの現伝達特性×上記第２の等化回路５０の現伝達特性とし、上記第１の等化回路１０の帯域ｂの次伝達特性を０とし、かつ、上記第２の等化回路５０の次伝達特性をフラット化することにより、対応することができる。
【０２９６】
また、このように第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数と異なる場合にも、上述の第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数に略等しい場合の図４４や図４５に示した再生系１００Ｃ、１００Ｄと同様に、第２の等化回路５０を省略して、図６３に示すテープストリーマの再生系１００Ｆのように構成を簡略化することができる。
【０２９７】
第２の等化回路５０を省略して場合のタップ係数変換回路９０Ｆでは、その要部構成を図６４に示してあるように、上述の図４２に示したタップ係数更新回路９１Ａにより得られる第１の等化回路１０の現タップ係数Ａを×１．５補間回路９１５を介して第１の等化回路１０に与える。
【０２９８】
適応等化回路８０が出力するタップ係数更新情報△i(k)を第１の等化回路１０のタップ係数に作用させるために、×１．５補間回路前段から、第１の等化回路１０の現タップ係数Ｄをｆｃ／Ｓ１間引きしたタップ係数Ａを取り出している。
【０２９９】
タップ係数更新演算回路９１Ａは、タップ係数メモリから出力される現タップ係数Ｃ1_i(k)と適応等化回路８０が出力するタップ係数更新情報△i(k)から、次タップ係数Ｃ1_i+1(k)を
Ｃ1_i+1(k)＝Ｃ1_i(k)＋△i(k)
なる演算により求めて、第１の等化回路１０の現タップ係数Ａを更新する。
【０３００】
×１．５補間回路９１５は、タップ係数更新演算回路９１Ａにより更新された現タップ係数をＳ１／ｆｃ補間したタップ係数を算出し、第１の等化回路１０のタップ係数Ｄとする。
【符号の説明】
【０３０１】
１ 磁気テープ、２ 再生ヘッド、３ 再生増幅器、４ ロータリトランス、１０ 第１の等化回路、１１ ＬＰＦ、１２ ＡＤＣ、１３，１３Ａ，１３Ｂ トランスバーサルフィルタ、２０，２０Ａ，２０Ｂ，２０Ｃ 補間回路、２１ ゼロ挿入回路、２２ ＬＰＦ、２３ かけ算回路、３０ ＰＬＬ回路、３１ ゼロクロス点検出回路、３２ 周期検出部、３３ 間引き補正量計算部、３４ 間引き周期補正部、３５ 次検出点絶対番号計算部、３６，３７検出部、４０，４１Ａ，４１Ｂ，４１Ｃバッファメモリ、４１ デュアルポートＲＡＭ、４２バッファエンプティ検出回路、４３ 書き込みアドレスカウンタ、４４ 読み出しアドレスカウンタ、５０ 第２の等化回路、６０ ビタビデコーダ、７０ １０／８変換回路、８０ 適応等化回路、９０，９０Ａ，９０Ｂ，９０Ｅ，９０Ｆ タップ係数変換回路、９１，９１Ａ タップ係数更新回路、９２ 打ち切り回路、９３ゼロ追加回路、９４ タップ係数補間回路、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ 再生系、４０１ カウンタ、４０２ 剰余（ｍｏｄ） 回路、４０３ 加算器、４０５，４０６切 替え回路、４０７，４０８ メモリバンク、４２１ 剰余（ｍｏｄ） 回路、４２２ アドレス差検出回路、４２３ 判定回路、４２８ ＶＣＯ、９１１ 畳み込み積分回路、９１１Ａ タップ係数更新演算回路、９１２ タップ係数メモリ、９１３ 更新トリガカウンタ、９１４ ×０．６７ 間引き回路、９１５ ×１．５補間回路
【技術分野】
【０００１】
本発明は、磁気記録媒体や光記録媒体に記録された情報を再生する再生系の信号処理回路に関し、再生信号をデジタル化した再生データが第１の等化回路を介して入力されるフェーズロックドループ(PLL:Phase Locked Loop) 回路を備える信号処理回路に関する。
【背景技術】
【０００２】
ＤＤＳ（Digital Data Storage）４規格に準拠したテープストリーマでは、例えば、図６５に示すような回路構成の記録系１１０と図６６に示すような構成の再生系１２０により、磁気テープ１３０を介してデータの記録／再生を行う。
【０００３】
すなわち、ＤＤＳ４規格に準拠したテープストリーマの記録系１１０では、図６５に示すように、記録データが８／１０変換部１１１によりブロック符号の１種である８／１０変換される。そして、８／１０変換された記録データが、記録増幅器１１２で電流に変換されてロータリトランス１１３を介して記録ヘッド１１４に供給され、この記録ヘッド１１４を介して磁気テープ１３０に記録される。
【０００４】
また、上記テープストリーマの再生系１２０では、図６６に示すように、磁気テープ１３０から再生ヘッド１２１により得られる再生ＲＦ信号が再生増幅器１２２で増幅されてロータリトランス１２３を介して第１の等化回路１２４に供給される。ここで、ＤＤＳ４規格ではチャネル伝達特性としてパーシャルレスポンスクラス１（ＰＲ１）を採用しているので、上記記録系１１０の記録増幅器１１２から再生系１２０の第１の等化回路１２４の出力までの伝達特性が図６７に示すＰＲ１伝達特性になるべく近づくように、上記第１の等化回路１２４の伝達特性が調整される。そして、第１の等化回路１２４の出力信号からＰＬＬ回路１２５によってチャネルクロックが抽出され、このチャネルクロックで駆動されるアナログ・デジタル変換器(ADC：analog-to-digital converter)１２６により、図６８に示すように、上記第１の等化回路１２４の出力信号の検出点電圧がサンプリングされる。
【０００５】
上記ＡＤＣ１２６により得られたサンプリングデータは、第２の等化回路１２７でより精密に等化され、等化誤差がミニマイズされてから、ビタビデコーダ１２８で２値信号とされる。上記第２の等化回路１２７は、第１の等化回路１２４の低精度性を補う役割を担う。
【０００６】
すなわち、このテープストリーマの再生系１２０では、ＰＬＬ回路１２５の前後に設けた第１の等化回路１２４と第２の等化回路１２７により２段階等化を行っている。
【０００７】
そして、ビタビデコーダ１２８により得られた２値信号は、１０／８変換部１２９で１０／８変換され、再生データとして出力される。
【０００８】
この再生系１２０における１０／８変換部１２９による１０／８変換は、上記記録系１１０における８／１０変換部１１１による８／１０変換に対応する逆変換処理である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭６４−０４９１６９号公報
【特許文献２】特開平０７−２８７９３７号公報
【特許文献３】特開平０９−２４５４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、ＤＤＳ４規格に準拠した上記テープストリーマの再生系１２０では、上記第１の等化回路１２４にアナログＣＲフィルタが採用され、第２の等化回路１２７には適応等化回路１２７Ａで制御されるデジタルトランスバーサルフィルタが採用されている。第１の等化回路１２４はＡＤＣ１２６の前段でアナログ信号を扱うのでアナログＣＲフィルタが相応しく、また、第２の等化回路１２７はデジタル信号を扱うのでデジタルトランスバーサルフィルタが望ましい。
【００１１】
アナログＣＲフィルタ及びデジタルトランスバーサルフィルタには、次の表１に示すような長所短所がある。
【００１２】
【表１】
【００１３】
ここで、ＰＬＬ回路１２５の前後に設けた第１の等化回路１２４と第２の等化回路１２７による２段階等化２段階等化が成立するためには、第１の等化回路の出力信号のＳＮ比＞ＰＬＬ回路の動作限界ＳＮ比なる前提が満たされる必要がある。すなわち、ＰＬＬ回路１２５が正常に動作しなくなってしまうと第２の等化回路１２７が正常に動作しないので、第２の等化回路１２７による等化誤差ミニマイズを期待できなくなるのである。
【００１４】
上記前提が満たされなくなるケースとしては、例えば、
１） 第１の等化回路の等化精度が低くてアイパターンが乱れている場合
２） 再生信号が小さくてアイパターンか乱れている場合
などが挙げられる。
【００１５】
１）は再生ヘッド１２１が摩耗あるいは汚れて再生周波数特性が工場出荷時から変化してしまった場合に相当する。また、２）はオフトラックで再生信号が低下してしまった場合に相当する。
【００１６】
どちらの場合にも、図６９及び図７０に示すように、アイパターンで観測すると見分けがつかない。
【００１７】
１）の場合の対処は、第１の等化回路１２４の等化誤差をミニマイズすることにより、ＰＬＬ回路の正常動作を確保し、その結果として、第２の等化回路１２７の正常動作を確保して、高信頼性化を図るという戦略が成立する。
【００１８】
また、２）の場合の対処は本質的にはオフトラックを防ぐべきであるが、等化誤差ミニマイズも有効である。なぜならば、第１の等化回路１２４の出力信号のアイパターン乱れはノイズによる乱れと等化誤差による乱れであるから、第１の等化回路１２４における等化誤差をミニマイズすることにより、小再生信号でもＳＮ比劣化を少なくし、ＰＬＬ回路１２５の正常動作を確保し、その結果として、第２の等化回路１２７の正常動作を確保して、高信頼性化を図るという戦略が成立する。
【００１９】
しかしながら、第１の等化回路１２４の等化誤差をミニマイズするには、アナログＣＲフィルタでは精度が低いので限界がある。
【００２０】
また、デジタルトランスバーサルフィルタであればＬＭＳ法という収束性の良いアルゴリズムがあるが、アナログＣＲフィルタを自動コントロールする優れたアルゴリズムがない。
【００２１】
また、図７１に示すように、仮に第１の等化回路１２４にデジタルトランスバーサルフィルタ１２４Ｃを採用したと仮定すると、ＰＬＬ回路１２５がアナログ信号入力を前提とするので、ＤＡＣで再びアナログ信号に変換する必要がある。この場合はＡＤＣ１２４ＢとＤＡＣ１２４ＤとＬＰＦ１２４Ａ，１２４Ｅが必要なのでコストがかかる。
【００２２】
また、図７２に示すように、ＰＬＬ回路１２５をデジタル入力タイプにする場合は、ＡＤＣ１２４Ｂ及びデジタルトランスバーサルフィルタ１２４Ｃ及びチャネル周波数の１０倍以上の高倍率サンプリング周波数で動作させなければならない。なぜなら、オーバーサンプリングレート別に計算したアイパターンを図７３乃至図７７に示してあるように、数倍程度のオーバーサンプリングではサンプリングデータ系列に検出点電圧を含まないからである。
【００２３】
２倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７３に示してある。
【００２４】
３倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７４に示してある。
【００２５】
４倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７５に示してある。
【００２６】
６倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７６に示してある。
【００２７】
１０倍オーバーサンプリング時のＰＲ１チャネル出力アイパターン例を図７７に示してある。
【００２８】
これらはシミュレーションであるから１チャネル周期に必ず検出点電圧を含んでいるが、現実の再生波形ではその限りではない。１０倍オーバーサンプリングぐらいであれば検出点近傍の電圧を含んでいると言えるが、６倍以下ではサンプリング点がまばら過ぎて、誤差が大きい。
【００２９】
したがって、高オーバーサンプリングレート化しなくてはならないが、高倍率クロック回路は実現が難しく、また、消費電力も増加するという問題点がある。
【００３０】
また、ＰＬＬ回路１２５前段にアナログフィルタが必要な現状の技術では、
１）アナログＩＣとデジタルＩＣの２チップ構成
２）アナログ、デジタル混載ＩＣのＢＩＣＭＯＳプロセスを利用する
このような選択肢しかなく、２チップ構成はコストがかかり、小型化にも不利である。また、アナログＩＣは消費電力が大きい。また、ＢＩＣＭＯＳプロセスは高価であり、さらに、アナログ、ＢＩＣＭＯＳプロセスともに設計期間がＣＭＯＳデジタルＩＣより長いという問題点がある。
【００３１】
そこで、本発明は、上述の如き従来の各種問題点を解消することを目的とする。
【００３２】
本発明の目的は、再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)の出力をデジタル信号のまま第１の等化回路を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路に入力して検出点電圧を取り出す構成とすることによりアナログ回路を排除し、上記第１の等化回路としてデジタルトランスバーサルフィルタを採用することにより、製造が容易で消費電力の少ない信号処理回路を提供することにある。
【００３３】
また、本発明の目的は、チャネル周期に近いまばらな低倍率サンプルデータを、デジタル・ＰＬＬ回路の前段の補間回路による信号処理で補間することで、高倍率サンプリング相当のデータ系列を回路内部で生成することにより、ＡＤＣの高速化を防ぐことができる信号処理回路を提供することにある。
【課題を解決するための手段】
【００３４】
本発明に係る信号処理回路は、再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)と、上記ＡＤＣの出力が供給されるデジタル・フェーズロックドループ(PLL:Phase Locked Loop) 回路と、上記ＡＤＣと上記デジタル・ＰＬＬ回路との間に配置されたデジタルトランスバーサルフィルタからなる第１の等化回路とを備え、上記ＡＤＣの出力をデジタル信号のまま上記第１の等化回路を介して上記デジタル・ＰＬＬ回路に入力し、検出点電圧を取り出すことを特徴とする。
【発明の効果】
【００３５】
本発明によれば、再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)の出力をデジタル信号のまま第１の等化回路を介してデジタル・フェーズロックドループ(PLL:Phase Locked Loop)回路に入力して検出点電圧を取り出す構成とすることによりアナログ回路を排除し、上記第１の等化回路としてデジタルトランスバーサルフィルタを採用することにより、製造が容易で消費電力の少ない信号処理回路を提供することができる。
【００３６】
また、本発明に係る信号処理回路では、ＰＬＬ回路前段の第１の等化回路をトランスバーサルフィルタにすることにより、上記ＰＬＬ回路の動作を安定化することができる。
【００３７】
すなわち、アナログイコライザは伝達特性の可変範囲が狭いので等化誤差が残留するが、トランスバーサルフィルタの可変範囲は広いので等化誤差をミニマイズできるので、その結果ＰＬＬ回路の動作を安定化することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明を適用したＤＤＳ４規格に準拠したテープストリーマの再生系の構成を示すブロック図である。
【図２】上記テープストリーマの再生系におけるＰＬＬ回路の原理的な構成を示すブロック図である。
【図３】上記テープストリーマの再生系における補間回路の構成を示すブロック図である。
【図４】上記補間回路による４倍補間の動作を模式的に示す図である。
【図５】４倍補間回路の具体例を示すブロック図である。
【図６】上記４倍補間回路を構成するゼロ３個挿入回路の動作を示すタイムチャートである。
【図７】上記４倍補間回路による４倍補間処理過程での各種周波数スペクトラムを示す図である。
【図８】×４補間フィルタに求められる伝達特性の例を示す図である。
【図９】逆フーリエ変換で得たインパルス応答を６４ポイントで打ち切った結果を示す図である。
【図１０】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎで係数ｋ1 ，ｋ4 ，ｋ8 ，ｋ12・・・の積和回路が非ゼロになる状態を示す図である。
【図１１】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎ−１で係数ｋ1 ，ｋ5 ，ｋ9 ，ｋ13・・・の積和回路が非ゼロになる状態を示す図である。
【図１２】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎ−２で係数ｋ2 ，ｋ6 ，ｋ10，ｋ14・・・の積和回路が非ゼロになる状態を示す図である。
【図１３】６００ＭＨｚで動作するＬＰＦのある時刻ｍを観測した場合に、ｍ＝４ｎ−３で係数ｋ3 ，ｋ7 ，ｋ11，ｋ15・・・の積和回路が非ゼロになる状態を示す図である。
【図１４】１クロックでパラレルに４倍補間データを得るようにした補間回路の構成を示す図である。
【図１５】ナイキスト周波数の１／４でカットオフするＬＰＦのインパルス応答を示す図である。
【図１６】ナイキスト周波数の１／１６でカットオフするＬＰＦのインパルス応答を示す図である。
【図１７】直線補間回路の実現方法を模式的に示す図である。
【図１８】４倍補間回路と４倍直線補間回路を組み合わせて構成した１６倍補間回路を示すブロック図である。
【図１９】１．５倍オーバーサンプリングされたＰＲ１チャネル出力例を示す図である。
【図２０】上記ＰＲ１チャネル出力を×１６倍補間した波形例を示す図である。
【図２１】上記ＰＲ１チャネル出力を×１６倍補間した波形例のアイパターンを示す図である。
【図２２】上記テープストリーマの再生系におけるＰＬＬ回路の具体的な構成例を示すブロック図である。
【図２３】上記ＰＬＬ回路におけるゼロクロス点検出回路の構成を示すブロック図である。
【図２４】上記ＰＬＬ回路の動作を示すタイムチャートである。
【図２５】上記テープストリーマの再生系におけるバッファメモリの具体例を示すブロック図である。
【図２６】上記バッファメモリの他の構成を示すブロック図である。
【図２７】上記バッファメモリを構成しているデュアルポートＲＡＭをリングメモリとして模式的に示す図である。
【図２８】×１ＡＤＣサンプル用のＰＬＬ回路の構成を示すブロック図である。
【図２９】×１ＡＤＣサンプル用のバッファメモリの構成を示すブロック図である。
【図３０】メモリバンクへの検出点データの格納状態を模式的に示す図である。
【図３１】タップ係数設定回路の構成例を示すブロック図である。
【図３２】タップ係数設定回路の他の構成例を示すブロック図である。
【図３３】上記タップ係数設定回路に使用されるタップ係数更新回路の構成と示すブロック図である。
【図３４】上記タップ係数更新回路の動作を示すタイムチャートである。
【図３５】等化回路の更新動作例（ｔ＝０）を模式的に示す図である。
【図３６】等化回路の更新動作例（ｔ＝１）を模式的に示す図である。
【図３７】等化回路の更新動作例（ｔ＝２）を模式的に示す図である。
【図３８】等化回路の更新動作例（ｔ＝３）を模式的に示す図である。
【図３９】等化回路の更新動作例（ｔ＝４）を模式的に示す図である。
【図４０】タップ係数更新回路の他の構成例を示すブロック図である。
【図４１】伝達特性がフラット化されたトランスバーサルフィルタの説明に供する図である。
【図４２】上記タップ係数更新回路のさらに他の構成例を示すブロック図である。
【図４３】図４２に示したタップ係数更新回路の動作を示すタイミングチャートである。
【図４４】本発明を適用したテープストリーマの再生系の他の構成例を示すブロック図である。
【図４５】本発明を適用したテープストリーマの再生系のさらに他の構成例を示すブロック図である。
【図４６】本発明を適用したテープストリーマの再生系における総合伝達特性のインパルス応答特性の説明に供する図である。
【図４７】ｔ＝ｉにおける第１の等化回路の伝達特性の周波数応答例を示す図である。
【図４８】ｔ＝ｉにおける第１の等化回路のタップ係数例を示す図である。
【図４９】ｔ＝ｉにおける第２の等化回路の伝達特性の周波数応答例を示す図である。
【図５０】ｔ＝ｉにおける第２の等化回路のタップ係数例を示す図である。
【図５１】タップ係数Ｃ1_i(k)とタップ係数Ｃ2_i(k)の畳み込み積分の結果を示す図である。
【図５２】上記次タップ係数Ｃ1_i+1(k)を離散フーリエ変換して算出した総合伝達特性の周波数応答を示す図である。
【図５３】図５２に示した総合伝達特性の周波数応答の正しさを確かめるために、図４７に示した第１の等化回路の伝達特性の周波数応答と図４９に示した第２の等化回路の伝達特性の周波数応答のかけ算で算出した総合伝達特性の周波数応答を示す図である。
【図５４】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合におけるタップ係数変換回路の構成を示すブロック図である。
【図５５】上記タップ係数変換回路の他の構成例を示すブロック図である。
【図５６】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路の具体的な構成例を示すブロック図である。
【図５７】上記タップ係数変換回路における×１．５補間回路の構成例を示すブロック図である。
【図５８】上記×１．５補間回路の他の構成例を示すブロック図である。
【図５９】上記タップ係数変換回路における×０．６７間引き回路の構成例を示すブロック図である。
【図６０】上記タップ係数変換回路における×０．６７間引き回路の他の構成例を示すブロック図である。
【図６１】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路の他の構成例を示すブロック図である。
【図６２】上記第１の等化回路のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路のさらに他の構成例を示すブロック図である。
【図６３】本発明を適用したテープストリーマの再生系の他の構成例を示すブロック図である。
【図６４】第２の等化回路を省略した場合のタップ係数設定回路の要部構成を示すブロック図である。
【図６５】ＤＤＳ４規格に準拠した従来のテープストリーマの記録系の構成を示すブロック図である。
【図６６】ＤＤＳ４規格に準拠した従来のテープストリーマの再生系の構成を示すブロック図である。
【図６７】ＤＤＳ４規格で採用されているＰＲ１伝達特性を示す図である。
【図６８】上記テープストリーマの再生系におけるＰＲ１チャネル出力アイパターンを示す図である。
【図６９】再生ヘッドが摩耗あるいは汚れて再生周波数特性が工場出荷時から変化してしまった場合に相当するアイパターンを示す図である。
【図７０】オフトラックで再生信号が低下してしまった場合のアイパターンを示す図である。
【図７１】第１の等化回路にデジタルトランスバーサルフィルタを採用したテープストリーマの再生系の構成を示すブロック図である。
【図７２】ＰＬＬ回路をデジタル入力タイプにしたテープストリーマの再生系の構成を示すブロック図である。
【図７３】２倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７４】３倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７５】４倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７６】６倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【図７７】１０倍オーバーサンプリング時のＰＲ１チャネル出力アイパターンを示す図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００４０】
図１は、本発明を適用したＤＤＳ（Digital Data Storage）４規格に準拠したテープストリーマの再生系の構成を示すブロック図である。
【００４１】
このテープストリーマの再生系１００は、磁気テープ１から再生ヘッド２により得られる再生ＲＦ信号が再生増幅器３で増幅されてロータリトランス４を介して供給される第１の等化回路１０を備える。
【００４２】
この第１の等化回路１０は、ローパスフィルタ(LPF:low pass filter) １１と、このＬＰＦ１１を介して供給される上記再生ＲＦ信号をＡＤＣクロックでサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)１２と、このＡＤＣ１２により上記再生ＲＦ信号がデジタル化されて入力されるトランスバーサルフィルタ１３とからなる。
【００４３】
また、このテープストリーマの再生系１００は、上記第１の等化回路１０の出力信号が供給される補間回路２０と、この補間回路２０の出力信号が供給されるＰＬＬ回路３０と、このＰＬＬ回路３０の出力信号が供給されるバッファメモリ４０と、このバッファメモリ４０の出力信号が供給されるトランスバーサルフィルタからなる第２の等化回路５０と、第２の等化回路５０の出力信号が供給されるビタビデコーダ６０と、このビタビデコーダ６０の出力信号が供給される１０／８変換部７０を備える。
【００４４】
さらに、このテープストリーマの再生系１００は、上記第２の等化回路５０の等化誤差を自動的にミニマイズするタップ係数を与える適応等化回路８０と、この適応等化回路８０により与えられる上記第２の等化回路５０のタップ係数を上記第１の等化回路１０に適したタップ係数に変換するタップ係数変換回路９０を備える。
【００４５】
このテープストリーマの再生系１００において、上記ＬＰＦ１１はアンチエイリアシングフィルタとして機能するもので、簡単なアナログ回路で構成することができる。
【００４６】
ＡＤＣクロックは、ＡＤＣ１２〜バッファメモリ４０までのクロックであり、チャネルクロックに対する倍率は１〜２程度とされる。
【００４７】
また、上記第１の等化回路１０を構成するトランスバーサルフィルタ１３は、アナログＣＲフィルタよりも高精度な等化を実現することができる。
【００４８】
また、補間回路２０は、上記第１の等化回路１０の出力信号として供給される低倍率サンプルデータを補間して高倍率サンプルデータをＰＬＬ回路３０に出力する。
【００４９】
また、上記ＰＬＬ回路３０は、上記補間回路２０から供給される高倍率サンプルデータについて検出点電圧を見つけてバッファメモリ４０に出力する。
【００５０】
また、上記バッファメモリ４０は、上記ＡＤクロックと後段のクロックとの周波数の差を吸収するバッファとして機能するもので、上記ＰＬＬ回路３０から出されるサンプルデータが上記ＡＤＣクロックで書き込まれて、読み出しクロックで読み出される。
【００５１】
また、上記第２の等化回路５０を構成しているトランスバーサルフィルタは、適応等化回路８０とともに動作し、等化誤差を自動的にミニマイズする。
【００５２】
また、上記ビタビデコーダ６０は、上記第２の等化回路５０から出力されるサンプルデータを１，０の２値に変換して２値信号を生成する。
【００５３】
そして、上記１０／８変換部７０は、上記ビタビデコーダ６０により得られた２値信号を１０／８変換して再生データとして出力する。
【００５４】
このような構成のテープストリーマの再生系１００では、第１の等化回路１０にトランスバーサルフィルタ１３を採用することで、等化自由度が増し、等化誤差をミニマイズすることができる。
【００５５】
ここで、テープストリーマの再生系１００では、再生ヘッド２と磁気テープ１が摺動するので、瞬時的あるいは恒久的に再生ヘッド２が汚れ、再生周波数応答が変化してしまう場合がある。再生ヘッド２の表面が汚れて磁気テープ１と再生ヘッド２との間の距離が大きくなるとスペーシングロスにより短波長再生感度が低下する。
【００５６】
このテープストリーマの再生系１００では、上述のように適応等化することにより、このようなケースでも動的に等化誤差をミニマイズすることかできる。
【００５７】
なお、第２の等化回路５０の伝達特性は第１の等化回路１０の等化しそこない特性という関係にあるので、第１の等化回路１０に求められる伝達特性は、第２の等化回路５０の伝達特性から算出でき、第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性に等しくすれば、第１の等化回路１０の適応等化を実施したことになる。デジタルトランスバーサルフィルタのタップ係数は回路中に存在するし、タップ係数をフーリエ変換して伝達特性を求めることも容易である。
【００５８】
また、このテープストリーマの再生系１００では、チャネル周期に近いまばらな低倍率サンプルデータを、ＰＬＬ回路３０の前段の補間回路２０による信号処理で補間することで、高倍率サンプリング相当のデータ系列を回路内部で生成する。これによりＡＤＣ１２の高速化を防ぐことができる。
【００５９】
上記補間回路２０によって検出点近傍のサンプリングデータを含む高倍率サンプリング相当のデータ系列を得ているので、ＰＬＬ回路３０では、そのデジタルデータ系列をデジタル信号処理して検出点データを抽出することが可能である。
【００６０】
上記ＰＬＬ回路３０は、例えば図２に原理的な構成を示すように、ＡＤＣクロックに基づくタイミング回路３１Ａにより制御される選択回路３２Ａで構成される。
【００６１】
さらに、このテープストリーマの再生系１００では、第１の等化回路１０において、再生ＲＦ信号をいきなりＡＤ変換してしまうので、アナログ回路が不要になる。アンチエイリアシングＬＰＦ１１は簡単なアナログ回路で実現できる。
【００６２】
次に、上記テープストリーマの再生系１００における補間回路２０について、具体的に説明する。
【００６３】
なお、補間アルゴリズムはオーディオのサンプリングレートコンバータで使用されている技術である。
【００６４】
上記補間回路２０として、図３に４倍補間の例を示す。この補間回路２０は、図３に構成を示すように、ゼロ挿入回路２１、ローパスフィルタ(LPF) ２２、かけ算回路２３からなる。この補間回路２０では、ゼロ挿入回路２１により、入力信号系列ｘ(n) に３つのゼロを挿入した４倍補間信号系列ｙ(m) を得る。
【００６５】
例えば、図４の（Ａ）に○にて示されるサンプルデータからなる入力信号系列ｘ(n)
ｘ(n)＝{・・・,-1,0,1,1,・・・}
に対し、図４の（Ｂ）に●にて示すように、３つのゼロを挿入した４倍補間信号系列ｙ(m) 、すなわち、
ｙ(m)＝{・・・,-1,0,0,0,0,1,0,0,0,1,0,0,0,・・・}
を得る。
【００６６】
次段のＬＰＦ２２では、上記ゼロ挿入回路２１により得られた４倍補間信号系列ｙ(m) を平滑化する。
【００６７】
そして、最終段のかけ算回路２３では、３つのゼロを挿入して平滑化したことによりＬＰＦ出力系列の振幅は元の１／４になっているので、これを×４して、図４の（Ｃ）に示すように入力信号系列ｘ(n) と同じ振幅の出力信号系列ｚ(m)を得る。
【００６８】
このような構成の補間回路２０では、以上の演算により、例えば０≦ｎ≦９の１０個のｘ(n) に対する０≦ｍ≦３９の４０個のｚ(m) を得る。
【００６９】
なお、上記補間回路２０によりＲ倍補間するには、ゼロ挿入回路２１でＲ−１個のゼロを挿入する。
【００７０】
ここで、図５を参照して４倍補間を行う補間回路２０の具体例について説明する。
【００７１】
この図５に示した補間回路２０は、６００ＭＨｚの原発振信号を１／４分周器１５により１／４に分周した１５０ＭＨｚのＡＤＣクロックにより動作する上記第１の等化回路１０のＡＤＣ１２により再生ＲＦ信号をデジタル化して得られる１サンプル８ビットのサンプルデータが、入力信号系列ｘ(n) として、トランスバーサルフィルタ１３を介して供給されるゼロ３個挿入回路２１を備える。
【００７２】
なお、上記第１の等化回路１０のトランスバーサルフィルタ１３は、８ビットレジスタとして示されている。
【００７３】
このゼロ３個挿入回路２１は、上記６００ＭＨｚの原発振信号をカウントする２ビット２進カウンタ２１１と、この２ビット２進カウンタ２１１の２ビットのカウント出力により制御される４入力１出力のデータセレクタ２１２と、このデータセレクタ２１２の８ビット出力を上記６００ＭＨｚの原発振信号でラッチして次段のＬＰＦ２２に供給する８ビットラッチ回路２１３からなる。
【００７４】
上記ＬＰＦ２２には、トランスバーサルフィルタが用いられている。また、上記かけ算回路２３には、２ビットシフト回路が用いられる。
【００７５】
上記ゼロ３個挿入回路２１において、上記データセレクタ２１２は、セレクタ入力０に入力信号系列ｘ(n) が供給されるとともに、セレクタ入力１，２，３にゼロが与えられており、６００ＭＨｚクロックでセレクタ入力０，１，２，３が順に切り替えられることにより、図６に示すように、６００ＭＨｚレートでゼロが３個挿入されたデータ系列ｙ(m) を出力する。
【００７６】
次に、上記補間回路２０により実行される補間アルゴリズムについて説明する。
【００７７】
１０個の入力信号系列ｘ(n) をフーリエ変換してＸ(w) を求めるには次式が用いられる。
【００７８】
【数１】
【００７９】
４倍補間を行う補間回路２０では、各x(n)に３つゼロ挿入するので、４倍補間信号系列ｙ(m) は次式で示される。
【００８０】
【数２】
【００８１】
４倍補間信号系列y(m)は、次式によりフーリエ変換される。
【００８２】
【数３】
【００８３】
Σの内部項はｍ＝４ｎでのみ非ゼロ値x(n)になるから、ｙ(m) をｘ(n) 、ｍを４ｎ，０≦ｎ≦９で置き換えると、次式のように変形することができる。
【００８４】
【数４】
【００８５】
さらに、整理して次式のように変形することができる。
【００８６】
【数５】
【００８７】
右辺はＸ(w) に等しく、かつＸ(w) は、図７の（Ａ）に示すように、周期１０の周期波形であるから、Ｙ(w) は、図７の（Ｂ）に示すように、Ｘ(w) が４回繰り返した周波数スペクトラムである。これらのうち、斜線のスペクトラムはゼロ補間によるイメージ成分であるから、図７の（Ｃ）に示すように、ナイキスト周波数の１／４で急峻に減衰するＬＰＦで左右のスペクトラムだけを残し、図７の（Ｄ）に示すように、×４倍補間されたスペクトラムＬＰＦ(w) を得る。そして、図７の（Ｅ）に示すように、ゼロ３個挿入の影響で振幅が１／４になるので×４してＺ(w) を得る。
【００８８】
ＬＰＦ３２に用いられるデジタルトランスバーサルフィルタは、所望の伝達特性を逆フーリエ変換して得たインパルス応答をタップ係数とすることができる。
【００８９】
図８は、×４補間フィルタに求められる伝達特性の例を示している。
【００９０】
この図８に示す伝達特性では、通過域と減衰域の境界にｇａｉｎ＝０．５のポイントを設けてインパルス応答のサイドローブのゼロ収束が速やかになるように配慮している。これはなるべく短いタップ数で済ませるためである。
【００９１】
図９は、逆フーリエ変換で得たインパルス応答を、６４ポイントで打ち切った結果を示している。この応答を６４タップトランスバーサルフィルタのタップ係数として利用すればＬＰＦを実現することができる。
【００９２】
ここで、上記図６のタイミングチャートに示したように、入力信号系列ｘ(n)のデータレートは１５０ＭＨｚ、出力信号系列ｚ(m) のデータレートは６００ＭＨｚである。このように、Ｒ倍補間をするとデータレートがＲ倍になってしまう。１５０ＭＨｚ動作回路は簡単に設計できても、６００ＭＨｚは困難である。
【００９３】
そこで、クロック周波数を１５０ＭＨｚに据え置くために、タップを４つおきに間引いた１６タップトランスバーサルフィルタを４本用いて、パラレルに４倍補間データを出力させる。このようにしても同じ結果が得られる。
【００９４】
すなわち、図１０の（Ａ）は、６００ＭＨｚで動作するＬＰＦのある時刻を観測した図である。ｘ(n) に３つのゼロが補間されたデータ系列が入力されるので、シフトレジスタは４つ中３つがゼロになっているはずである。だとすると、図１０の（Ｂ）に示すように、ゼロが入力される積和回路は不要である。さらに、クロック周波数を１５０ＭＨｚに下げ、ゼロを出力しているシフトレジスタを削除し、ゼロ補間しないｘ(n) を入力するようにした図１０の（Ｃ）の回路でも正しい出力を得られる。
【００９５】
このように図１０の（Ｃ）に示す構成とすることにより、トランスバーサルフィルタのタップを４つ置きに間引いてタップ数を１／４にし、回路を削減し、クロック周波数も１５０ＭＨｚに据え置くことができる。
【００９６】
図１０では係数ｋ0 ，ｋ4 ，ｋ8 ，ｋ12・・・の積和回路を残せばよかった。しかしこれ以外にも、どのタップが非ゼロであるかによって、補間出力信号の時刻をｍとして、
１）図１０に示すように、ｍ＝４ｎで係数ｋ0 ，ｋ4 ，ｋ8 ，ｋ12・・・の積和回路が非ゼロになるパターン
２）図１１に示すように、ｍ＝４ｎ−１で係数ｋ1 ，ｋ5 ，ｋ9 ，ｋ13・・・の積和回路が非ゼロになるパターン
３）図１２に示すように、ｍ＝４ｎ−２で係数ｋ2 ，ｋ6 ，ｋ10，ｋ14・・・の積和回路が非ゼロになるパターン
４）図１３に示すように、ｍ＝４ｎ−３で係数ｋ3 ，ｋ7 ，ｋ11，ｋ15・・・の積和回路が非ゼロになるパターン
の４通りのパターンが存在する。
【００９７】
上記図１０の（Ａ）に示した６４タップトランスバーサルフィルタは、次の積和式で表される。
【００９８】
【数６】
【００９９】
１）ｍ＝4ｎの時
ｙ(m-4b)＝ｘ(n-b)，ｂは整数、それ以外はｙ＝０なので
【０１００】
【数７】
【０１０１】
右項は、タップ係数をｋ0 からはじめて４つおきに間引いた図１０の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１０２】
２）ｍ＝４ｎ＋１の時
ｙ(m-1-4b)＝ｘ(n-b)、それ以外はｙ＝０なので
【０１０３】
【数８】
【０１０４】
右項は、タップ係数をｋ1 からはじめて４つおきに間引いた図１１の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１０５】
３）ｍ＝４ｎ＋２の時
ｙ(m-2-4b)＝ｘ(n-b)、それ以外はｙ＝０なので
【０１０６】
【数９】
【０１０７】
右項は、タップ係数をｋ2 からはじめて４つおきに間引いた図１２の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１０８】
４）ｍ＝４ｎ＋３の時
ｙ(m-3-4b)＝ｘ(n-b)、それ以外はｙ＝０なので
【０１０９】
【数１０】
【０１１０】
右項は、タップ係数をｋ3 からはじめて４つおきに間引いた図１３の（Ｂ），（Ｃ）に示す１６タップトランスバーサルフィルタにｘ(n) を入力するのと等化である。
【０１１１】
従って、元々６４タップだったトランスバーサルフィルタを変形して、図１４に示すように、
１） ｋ0 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ（ＬＰＦ０）
２） ｋ1 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ（ＬＰＦ１）
３） ｋ2 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ（ＬＰＦ２）
４） ｋ3 からはじめて４タップおきに間引いた１６タップトランスバーサルフィルタ(ＬＰＦ３）
で定義される４本の１６タップトランスバーサルフィルタ（ＬＰＦ０，ＬＰＦ１，ＬＰＦ２，ＬＰＦ３）を用意し、補間前の１５０ＭＨｚクロックで駆動し、ｘ(n) を入力すれば、１クロックでパラレルに４倍補間データを得られる４倍補間回路２０Ａとすることができる。
【０１１２】
この４倍補間回路２０Ａでは、ｍ＝４ｎ番目の補間データ系列ｌｐｆ(4n)をＬＰＦ０から出力し、ｍ＝４ｎ＋１番目の補間データ系列ｌｐｆ(4n+1)をＬＰＦ１から出力し、ｍ＝４ｎ＋２番目の補間データ系列ｌｐｆ(4n+2)をＬＰＦ２から出力し、ｍ＝４ｎ＋３番目の補間データ系列ｌｐｆ(4n+3)をＬＰＦ３から出力する。
【０１１３】
これまで述べた補間ＬＰＦの例は４倍補間であったが、これを一般的に表現すると次のようになる。
【０１１４】
【表２】
【０１１５】
【表３】
【０１１６】
ＰＲ１チャネル伝達特性はチャネル周波数の１／２でゼロになるので、チャネル出力電力はほぼ全てナイキスト周波数以下に分布すると考えてよい。したがって、図１に示したテープストリーマの再生系１００におけるＡＤＣサンプリング周波数はチャネルクロック以上であればエイリアシングのないサンプリングができる。
【０１１７】
そこで、以後の説明では、チャネル周波数＝１００ＭＨｚＡＤＣサンプリング周波数＝１５０ＭＨｚとして例示する。チャネル周波数の１．５倍程度のＡＤＣクロックであれば高速化に伴う回路の負担は少ない。
【０１１８】
上述の如くＰＬＬ回路３０のＬＯＷノイズ化のためには、高倍率補間が望ましい。高倍率補間データ系列は検出点近傍のサンプリングデータを含むからである。
【０１１９】
しかし、前述の補間方法を拡張して８倍とか１６倍の補間を実行するとトランスバーサルフィルタのタップ数が増加するという困難に直面する。４倍補間するためのＬＰＦはナイキスト周波数の１／４で急峻に減衰する特性が必要で、そのために６４タップのトランスバーサルフィルタを用いた。ところが、１６倍補間するためのＬＰＦはナイキスト周波数の１／１６で急峻に減衰する特性が必要で、そのようなＬＰＦはインパルス応答のサイドローブのゼロ収束性が悪く、６４タップよりも大きなタップ数が必要になる。
【０１２０】
図１５にナイキスト周波数の１／４でカットオフするＬＰＦのインパルス応答を、また、図１６にナイキスト周波数の１／１６でカットオフするＬＰＦのインパルス応答を、それぞれ２００ポイントの長さまで計算した結果を例示してあるように、後者はサイドローブの収束が悪い。
【０１２１】
そこで、トランスバーサルフィルタを用いて低倍率補間し、その後段で直線補間することで、高倍率補間を回路規模増加を防ぎつつ実現することが有利である。直線補間回路による補間例を図１７に示す。
【０１２２】
一般にａ，ｂの２点間を直線補間してＱ個のサンプルデータｌｉｎ(i) を得るには次式が用いられる。
【０１２３】
【数１１】
【０１２４】
z(4n)，z(4n+1)，z(4n+2)，z(4n+3)が４パラレル入力されるとき、それぞれを４倍直線補間して１６個のサンプルデータlin(i)を得るには、次のようにする。
【０１２５】
ｌｉｎ(16n)＝ ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４
ｌｉｎ(16n+1)＝ ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４×２
ｌｉｎ(16n+2)＝ ｚ(4n-1)＋{ｚ(4n)−ｚ(4n-1)}÷４×３
ｌｉｎ(16n+3)＝ ｚ(4n)
ｌｉｎ(16n+4)＝ ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４
ｌｉｎ(16n+5)＝ ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４×２
ｌｉｎ(16n+6)＝ ｚ(4n) ＋{ｚ(4n+1)−ｚ(4n)}÷４×３
ｌｉｎ(16n+7)＝ ｚ(4n+1)
ｌｉｎ(16n+8)＝ ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４
ｌｉｎ(16n+9)＝ ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４×２
ｌｉｎ(16n+10)＝ｚ(4n+1)＋{ｚ(4n+2)−ｚ(4n+1)}÷４×３
ｌｉｎ(16n+11)＝ｚ(4n+2)
ｌｉｎ(16n+12)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４
ｌｉｎ(16n+13)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４×２
ｌｉｎ(16n+14)＝ｚ(4n+2)＋{ｚ(4n+3)−ｚ(4n+2)}÷４×３
ｌｉｎ(16n+15)＝ｚ(4n+3)
【０１２６】
ここで、直線補間で用いられるかけ算回路及びわり算回路は、シフト回路で実現でき、×２は１ビット左シフト回路、×４は２ビット左シフト回路、÷２は１ビット右シフト回路、÷４は２ビット右シフト回路で実現できるので回路規模が小さくて済む。
【０１２７】
以上、補間回路２０としてトランスバーサルフィルタを用いた４倍補間回路２０Ａと直線補間を用いた４倍補間回路を説明した。
【０１２８】
図１８に示すように、上述の図１４に示した４本の１６タップトランスバーサルフィルタＬＰＦ０，ＬＰＦ１，ＬＰＦ２，ＬＰＦ３を用いた４倍補間回路２０Ａと４倍直線補間回路２０Ｂを組み合わせることにより１６倍補間回路２０Ｃを実現することができる。
【０１２９】
ここで、計算で求めた補間波形例を以下に例示する。
【０１３０】
１．５倍オーバーサンプリングされたＰＲ１チャネル出力例を図１９に示し、このＰＲ１チャネル出力を×１６倍補間した波形例を図２０に示し、そのアイパターンを図２１に示す。この図２１のアイパターンに示されているように、２４ごとに検出点が存在することがわかる。
【０１３１】
ＡＤＣサンプリング周波数を１５０ＭＨｚとすると、１６倍補間信号は２４００ＭＨｚサンプル信号に相当し、そのような高周波ＡＤＣを入手するのは甚だしく困難である。またトランスバーサルフィルタの設計も困難である。消費電力もクロック周波数にほぼ比例して増加する。
【０１３２】
次に、上記テープストリーマの再生系１００におけるＰＬＬ回路３０について、条件を
チャネル周波数＝１００ＭＨｚ
ＡＤＣサンプリング周波数＝１５０ＭＨｚ
補間倍率＝１６
として具体的に説明する。
【０１３３】
上述の如き構成の１６倍補間回路２０Ｃを用いて、ＡＤＣサンプルデータ当たり１６倍補間を行うことにより、チャネル周波数比１５×１６＝２４倍オーバーサンプリングデータ系列を得ることができる。このことは、ＰＬＬ回路３０に入力されるデータ系列のうち、概略２４データおきに検出点近傍のデータが存在することを意味している。
【０１３４】
上記図２１のアイパターンに示されているように、検出点が２４データおきに存在することがわかる。よって、ＰＬＬ回路３０に対する入力データ系列を概略２４周期ごとに間引けば検出点データを選択したことになる。ただし、”概略”２４データおきとしたのは、実際の再生信号は、
１）ヘリカルスキャン方式では回転ドラムの回転ムラ
２）ディスクではディスクの回転ムラ
３）リニアテープ記録ではテープ送り速度ムラ
による周波数変動を含むので正確に２４ではないからである。それに追従するのがＰＬＬ回路３０の役割である。
【０１３５】
図２２は、ＰＬＬ回路３０の具体的な構成例を示すブロック図である。
【０１３６】
このＰＬＬ回路３０は、再生ＲＦ信号のゼロクロス点を位相情報として動作する。なお、位相情報の抽出法は他にもある。
【０１３７】
このＰＬＬ回路３０は、上記１６倍補間回路２０Ｃにより得られた１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力されるゼロクロス点検出回路３１及び検出部３６、上記ゼロクロス点検出回路３１の出力が供給される周期検出部３２、間引き補正量計算部３３、間引き周期補正部３４及び次検出点絶対番号計算部３５を備える。
【０１３８】
上記ゼロクロス点検出回路３１は、１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)のゼロクロス点を探す回路であって、図２３に示すように、上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６個の符号比較器(sign(a×b))３１１Ａ，３１１Ｂ・・・３１１Ｐ、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が供給されるプライオリティエンコーダ３１２及び全ゼロ判定器３１３、上記プライオリティエンコーダ３１２からゼロクロス点相対番号が供給される加算回路３１４、トラック先頭でリセットされるカウンタ回路３１５、このカウンタ回路３１５の出力を１６倍するかけ算回路３１６などからなる。
【０１３９】
各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐは、それぞれ入力ａと入力ｂの符号が異なる場合に１を出力する。
【０１４０】
符号比較器３１１Ａは、ラッチ回路３１７によりデータｌｉｎ(16n+15)を１クロック遅延させたデータｌｉｎ(16n-1) とデータｌｉｎ(16n) の符号を比較する。
【０１４１】
符号比較器３１１Ｂは、データｌｉｎ(16n) とデータｌｉｎ(16n+1) の符号を比較する。
【０１４２】
符号比較器３１１Ｃは、データｌｉｎ(16n+1) とデータｌｉｎ(16n+2) の符号を比較する。
【０１４３】
以下同様に各符号比較器３１１Ｄ，３１１Ｅ・・・３１１Ｐは、それぞれパラレルデータｌｉｎ(16n+2) 〜ｌｉｎ(16n+15)の符号を比較する。
【０１４４】
プライオリティエンコーダ３１２は、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力に基づいて、ゼロクロス点がｌｉｎ(16n) 〜ｌｉｎ(16n+15)のどこにあるかを０〜１５の数値（ゼロクロス点相対番号）として出力する。プライオリティエンコーダ３１２は、１６パラレルデータ内にゼロクロスが複数存在した場合、高優先度側すなわち新しい時刻のゼロクロス点相対番号を出力する。ただし、本例の検出点間隔は概略２４であるから、１６個の連続データ系列中に含まれるゼロクロス点は０又は１個である。
【０１４５】
また、全ゼロ判定器３１３は、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力に基づいて１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内におけるゼロクロスの有無を判定し、その判定結果を示すゼロクロス有無信号zc_en を出力する。すなわち、全ゼロ判定器３１３は、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が１つでも１であればゼロクロスがあることを示すzc_en ＝１を出力し、各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐの比較出力が全てゼロだった場合には、ゼロクロスを含まないので、ゼロクロスがないことを示すzc_en ＝０を出力する。
【０１４６】
このゼロクロス点検出回路３１では、トラック先頭でリセットされるカウンタ回路３１５により１５０ＭＨｚのＡＤＣクロックをカウントし、そのカウント値をかけ算回路３１６で１６倍することにより、現在の１６パラレルデータの先頭データ絶対番号stt_Noを得て、この先頭データ絶対番号stt_Noを加算回路３１４で上記ゼロクロス点相対番号に加算することにより、ゼロクロス点絶対番号zc_Noを算出して出力する。
【０１４７】
また、周期検出部３２は、第１及び第２のレジスタ３２１，３２２と、剰余(mod) 回路３２３からなる。
【０１４８】
この周期検出部３２において、上記第１及び第２のレジスタ３２１，３２２は、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス点絶対番号zc_No を入力データとする２段のシフトレジスタを構成しており、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス有無信号zc_en により制御されることによって、新旧ゼロクロス点の絶対番号zc2，zc1を記憶する。そして、上記剰余(mod) 回路３２３は、それらの差zc2_zc1(zc2>zc1)と間引き周期ｄとの剰余(mod)をゼロクロス周期periodとして間引き補正量計算部３３に出力する。ゼロクロス周期periodと間引き周期ｄの剰余を計算する理由は、信号のゼロクロス周期は記録パターンによりｄ，２ｄ，３ｄ，４ｄ，・・・，（本例では２４，４８，７２，９６・・・）の様々な値になるからである。
【０１４９】
上記ゼロクロス周期periodと間引き周期ｄの過不足関係は次のようになる。
【０１５０】
１）ｄが小さい時（つまりＰＬＬ回路３０の間引き周期が入力信号より短い時）
１≦period＜ｄ／２（本例では１≦period＜１１）
２）ｄがちょうど良い時
period＝０
３）ｄが大きい時（つまりＰＬＬ回路３０の間引き周期が入力信号より長い時）
ｄ／２≦period≦ｄ−１（本例では１２≦period≦２３）
【０１５１】
そこで、間引き補正量計算部３３は、次のような間引き周期補正量△を間引き周期補正部４４に出力する。
【０１５２】
１）のケースならｄを大きくするべきなので△＝△ｄを出力する。
【０１５３】
３）のケースならｄを小さくするべきなので△＝−△ｄを出力する。
【０１５４】
すなわち、この間引き補正量計算部３３は、上記周期検出部３２により検出されたゼロクロス周期periodと、間引き周期補正部３４により与えられる間引き周期ｄの１／２の値とを比較演算を行う第１及び第２の演算器３３１，３３２を備え、上記第１の演算器３３１により、
period＜ｄ／２
であることを検出すると、間引き周期補正量△として△ｄを出力し、また、上記第２の演算器３３２により、
period≧ｄ／２
であることを検出すると、間引き周期補正量△として−△ｄを出力する。
【０１５５】
なお、上記間引き周期補正量△をトラック
先頭で大きくし高速引込みを実現するようにしてもよい。
【０１５６】
また、間引き周期補正部３４は、上記間引き補正量計算部３３により得られた間引き周期補正量△に基づいて、
ｄ＝ｄ＋△
なる演算を行う演算器３４１からなり、ゼロクロス点検出毎に間引き周期ｄを補正する。そして、この間引き周期補正部３４は、ゼロクロス点検出毎に補正した間引き周期ｄを上記間引き補正量計算部３３と次検出点絶対番号計算部３５に与える。
【０１５７】
次検出点絶対番号計算部３５は、選択スイッチ３５１、加算器３５２及びレジスタ３５３からなり、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス点絶対番号(zc_No) と上記間引き周期補正部３４により与えられる間引き周期ｄに基づいて、次のようにして次検出点絶対番号nextを計算する通常は、次検出点絶対番号nextをnext＝next＋ｄで計算する。ただし、現在の１６パラレル入力がゼロクロス点を含む場合(zc_en＝１）は位相ロックのために同ゼロクロス点を起点に次検出絶対番号nextを計算する。
【０１５８】
すなわち、この次検出点絶対番号計算部３５において、上記選択スイッチ３５１は、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス有無信号zc_en により制御され、zc_en＝１ すなわち各符号比較器３１１Ａ，３１１Ｂ・・・３１１Ｐに入力された１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内にゼロクロスが含まれていた場合には、上記ゼロクロスポイント検出回路３１から出力されるゼロクロス点絶対番号zc_No を選択して加算器３５２に供給し、また、zc_en＝０すなわち上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)内にゼロクロスが含まれていない場合には、上記レジスタ３５３から出力される次検出点絶対番号nextを選択して上記加算器３５２に供給する。
【０１５９】
また、上記加算器３５２は、上記選択スイッチ３５１を介して供給される上記ゼロクロス点絶対番号zc_No 又は次検出絶対番号nextに上記間引き周期補正部３４により与えられる間引き周期ｄを加算し、その加算出力すなわち
next＝zc_No＋ｄ
又は、
next＝next＋ｄ
をレジスタ３５３に出力する。
【０１６０】
上記レジスタ３５３は、検出部３６から出力される現在の１６パラレル入力が検出点を含んでいたことを示す制御信号enにより制御されており、現在の１６パラレル入力が検出点を含んでいたら、上記加算器３５２による加算出力を取り込んで次検出絶対番号nextとして出力する。
【０１６１】
この次検出点絶対番号計算部３５は、通常は、次検出点絶対番号nextを
next＝next＋ｄ
で計算する。ただし、現在の１６パラレル入力がゼロクロス点を含む場合(zc_en＝１) は位相ロックのために同ゼロクロス点を起点に次検出絶対番号nextを計算する。
【０１６２】
この次検出点絶対番号計算部３５の動作は、まとめると次のようになる。
【０１６３】
en＝１の時（検出点あり）
zc_en＝０の時 next＝next＋ｄ
zc_en＝１の時 next＝zc_No＋ｄ
en＝０の時（検出点なし）
next＝next 更新せず
【０１６４】
そして、上記検出部３６は、上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６入力１出力のデータセレクタ３６１と、上記次検出点絶対番号計算部３５で計算された次検出点絶対番号nextが入力される剰余(mod) 回路３６２と、上記次検出点絶対番号nextが入力されるとともに上記ゼロクロスポイント検出回路３１から先頭データ絶対番号stt_Noが入力される比較回路３６３からなる。
【０１６５】
この検出部３６において、上記剰余(mod)回路３６２は、上記データセレクタ３６１に検出点セレクト信号としてnext mod 16 を与える。
【０１６６】
そして、上記データセレクタ３６１は、検出点セレクト信号として与えられたnext mod 16 により上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)を選択して検出点データdataとして出力する。
【０１６７】
また、上記比較回路３６３は、上記次検出点絶対番号nextと現在の１６パラレルデータの先頭データ絶対番号stt_Noを比較し、
next≦stt_No＋１５
であれば現在の１６パラレルデータが検出点データを含むので制御信号enを出力する。ここでは、ＡＤＣサンプリング周波数がチャネル周波数の１．５倍であるから、上記制御信号enは、図２４に示すように平均して３クロックに２回出力される。
【０１６８】
次に、上記バッファメモリ４０について具体的に説明する。
【０１６９】
このテープストリーマの再生系１００において、上記ＰＬＬ回路３０から出力される制御信号enは概略２／３デューティー比を持つので、後段の回路は１００ＭＨｚデータレートの信号を処理するにもかかわらず１５０ＭＨｚ動作スピードが要求され、しかも１／３は休止しなければならない。その対処のため、ＰＬＬ回路３０の後段にバッファメモリ４０を設け、ＰＬＬ動作クロック１５０ＭＨｚで書き込む。それを後段専用の読み出しクロックで読み出すことで、後段の動作クロックを１５０ＭＨｚ以下に据え置くようにしている。
【０１７０】
読み出しクロックは、バッファメモリ４０がオーバーフローしないようにする必要がある。
【０１７１】
上記バッファメモリ４０がオーバーフローしないようにするために、例えば、読み出しクロックをチャネル周波数よりもやや高い周波数にする。
【０１７２】
チャネル周波数はドラムやディスクの回転ムラにより変動するが、ヘリカルスキャン装置の変動量は±５％と見込めば十分である。したがって、読み出しクロック周波数を１１０ＭＨｚぐらいの固定周波数にやや高速化しておけばバッファオーバーフローを防止でき、かつ動作周波数を１５０ＭＨｚから１１０ＭＨｚに引き下げることができる。読み出しクロック１１０ＭＨｚの場合は、１１０／１００＝１０％早読みに相当するので、平均して１１回中１回はバッファエンプティである。よって、バッファメモリ４０にはバッファエンプティを出力する必要がある。
【０１７３】
上記バッファメモリ４０の具体例を図２５に示す。
【０１７４】
この図２５に示したバッファメモリ４０Ａは、１６ワードのデュアルポートＲＡＭ４１とバッファエンプティ検出回路４２を備える。
【０１７５】
上記デュアルポートＲＡＭ４１には、上記ＰＬＬ回路３０から出力される検出点データdata及び制御信号enが書き込みデータwdata 及び書き込み制御信号として供給されるとともに、１５０ＭＨｚの書き込みクロックをカウントする書き込みアドレスカウンタ４３により生成される書き込みアドレスが与えられ、また、１１０ＭＨｚの読み出しクロックをカウントする読み出しアドレスカウンタ４４により生成される読み出しアドレスが与えられるようになっている。
【０１７６】
上記書き込みアドレスカウンタ４３は、上記制御信号enにより制御され、en＝１ならインクリメントされる。また、上記読み出しアドレスカウンタ４４は、上記バッファエンプティ検出回路４２から反転回路４５を介して供給される非バッファエンプティ信号により制御され、非バッファエンプティの時にインクリメントされる。
【０１７７】
上記バッファエンプティ検出回路４２は、読み出しアドレスが書き込みアドレスと一致した場合にバッファエンプティと見なして、バッファエンプティ信号を出力する。
【０１７８】
このバッファエンプティ検出回路４２から出力されるバッファエンプティ信号は、後段回路による処理をバッファエンプティの時に止める。
【０１７９】
図２５に示したバッファメモリ４０では、オーバーフローしないようにするために、読み出しクロックをチャネル周波数よりもやや高い周波数にするようにしたが、図２６に示すように、読み出しクロックをＶＣＯ(VCO:voltage contorolled oscillator)で生成し、かつＶＣＯの発振周波数を、バッファメモリ４０がデータエンプティにもデータオーバーフローにもならないように制御するようにしてもよい。
【０１８０】
すなわち、図２５に示したバッファメモリ４０Ａを構成しているデュアルポートＲＡＭ４１を図２７に示すようなリングメモリと考えると、書き込みアドレスはリングを左回りに移動し、読み出しアドレスは書き込みアドレスから遅れたアドレスを左回りに移動する。バッファメモリ４０は再生ＲＦ信号の周波数変動を吸収するためのものであるから、読み出しアドレスが書き込みアドレスの最遠アドレスであるように読み出しクロックの周波数が制御されれば周波数変動への適応力が高くて望ましい。
【０１８１】
そのために、図２６に示すバッファメモリ４０Ｂでは、書き込みアドレスカウンタ４３で生成された書き込みアドレスが入力される剰余(mod) 回路４２１により、読み出しアドレスリファレンス＝（書き込みアドレス−８） ｍｏｄ １６なる剰余演算を行って読み出しアドレスリファレンスを得て、読み出しアドレスカウンタ４４により生成された読み出しアドレスと上記読み出しアドレスリファレンスとのアドレス差をアドレス差検出回路４２２により検出する。
【０１８２】
そして、上記アドレス差検出回路４２２により検出されたアドレス差が供給される判定回路４２３により、上記アドレス差が０よりも小さい場合、すなわち、上記読み出しアドレスリファレンスよりも読み出しアドレスが進んでいる場合には、発振周波数を下げるようにＶＣＯ４２８を制御し、また、上記読み出しアドレスリファレンスよりも読み出しアドレスが遅れている場合には、発振周波数を上げるようにＶＣＯ４２８を制御する。
【０１８３】
ＶＣＯ４２８の発振周波数の制御は、上記ＶＣＯ４２８にＬＰＦ４２７を介して制御電圧を与えるコンデンサ４２６への定電流源４２４，４２５による電荷の充放電で実現している。
【０１８４】
図２６に示したバッファメモリ４０を用いた再生系１００では、後段回路のクロック周波数が１００ＭＨｚになる。
【０１８５】
さらに、×１倍サンプリング時に対応するＰＬＬ回路３０とバッファメモリ４０について説明する。
【０１８６】
ここで、ＡＤＣクロック周波数が１００ＭＨｚ、すなわち×１倍サンプリングの場合は工夫が必要である。ヘリカルスキャン装置では、再生ＲＦ信号のチャネルレートは９５〜１０５ＭＨｚぐらいの幅をもっている。このような信号を１００ＭＨｚのＡＤＣクロックでサンプリングするということは、ＡＤＣレート（１００ＭＨｚ）＜信号レート（１０５ＭＨｚ）となる瞬間もありえるので、このような瞬間はナイキストの法則に反し、エイリアシングノイズが生じてしまう。
【０１８７】
ところが、ＰＲ１チャネルの伝達特性はナイキスト周波数でゼロなので、ナイキスト周波数近傍の周波数成分はほんのわずかである。よって、ＰＲ１信号をＡＤ変換する場合のＡＤＣクロックは１００ＭＨｚすなわち×１倍サンプリングでも少ないエイリアシングノイズで済み、実用可能である。
【０１８８】
×１倍サンプリングでは、再生ＲＦ信号のチャンネル周波数＞ＡＤＣサンプリング周波数になる瞬間があるから、×１６パラレルデータの先頭付近に１検出点、末尾付近にもう１検出点を含むケースが想定される。しかし、上述の図２２に示したＰＬＬ回路３０は、このような２検出点同時出力機能を持たないので、×１倍サンプリングで使うことはできない。
【０１８９】
これを解決するためには、図２２に示したＰＬＬ回路３０を例えば図２８に示すような構成に変更すればよい。
【０１９０】
この図２８に示すＰＬＬ回路３０Ａは、図２２に示したＰＬＬ回路３０における次検出点絶対番号計算部３５に、次々検出点絶対番号next2 も計算して出力する機能が増設され、さらに、上記検出部３６に第２の検出部３７が増設されている。
【０１９１】
このＰＬＬ回路３０Ａの次検出点絶対番号計算部３５０は、選択スイッチ３５４、加算器３５５及びレジスタ３５６が追加されており、上記加算器３５２による加算出力を上記レジスタ３５３を介して次検出点絶対番号next1 として出力するとともに、上記加算器３５２による加算出力に加算器３５５で間引き周期ｄを加算し、この加算器３５５による加算出力をレジスタ３５６を介して次々検出点絶対番号next2 として出力する。
【０１９２】
また、上記第２の検出部３７は、上記１６パラレルデータｌｉｎ(16n) 〜ｌｉｎ(16n+15)が入力される１６入力１出力のデータセレクタ３７１と、上記次検出点絶対番号計算部３５０で計算された次々検出点絶対番号next2 が入力される剰余(mod) 回路３７２と、上記次々検出点絶対番号next2 が入力されるとともに上記ゼロクロスポイント検出回路３１から先頭データ絶対番号stt_Noが入力される比較回路３７３からなり、複数検出点存在時に検出点データdata2 と制御信号en2 を出力する。
【０１９３】
上記次検出点絶対番号計算部３５０に増設された選択スイッチ３５４は、複数検出点存在時に、次々検出点絶対番号next2 を選択して上記選択スイッチ３５１を介して上記加算器３５２に供給するように、上記第２の検出部３７で得られる制御信号en2 により制御される。
【０１９４】
この次検出点絶対番号計算部３５０では、次の計算式にしたがった演算により次検出点絶対番号next1 と次々検出点絶対番号next2 を算出して出力する。
【０１９５】
【表４】
【０１９６】
また、×１倍サンプリングにおける２検出点同時出力に対応するために、バッファメモリ４０には、図２９に示すような構成のものが用いられる。
【０１９７】
この図２９に示すバッファメモリ４０Ｃは、第１及び第２の切替え回路４０５，４０６を介して書き込みデータと書き込み制御信号が入力される第１及び第２のメモリバンク４０７，４０８を備える２バンク構成とされる。なお、図２９には書き込み側だけが示されている。
【０１９８】
この２バンク構成のバッファメモリ４０Ｃには、上述の図２８に示したＰＬＬ回路３０Ａから制御信号en1，en2、検出点データdata1，data2及び１５０ＭＨｚのクロックの５信号が入力される。
【０１９９】
前述のように、検出点個数０，１，２別に場合分けすると、次のような３つのケースが考えられる。
【０２００】
【表５】
【０２０１】
このバッファメモリ４０Ｃは、トラック先頭でリセットされて、ゼロから始まり検出点個数に応じて＋０，＋１，＋２されることにより、
data_No＝data_No＋en1＋en2
にてｄａｔａ個数data_Noをカウントするカウンタ４０１を備える。
【０２０２】
そして、このカウンタ４０１により得られるｄａｔａ個数data_Noに基づいて剰余(mod)回路４０２と加算器４０３で
MB_ptr＝(data_No mod 2)＋１
メモリバンクポインタMB_ptrを求め、このメモリバンクポインタＭＢ＿ｐｔｒにしたがって、第１及び第２の切替え回路４０５，４０６により次のように場合分けを行って、次のクロックで検出点データdata1，data2を書き込む第１又は第２のメモリバンク４０７，４０８を指定する。
【０２０３】
【表６】
【０２０４】
以上の動作の結果、図３０の（Ａ），（Ｂ）に示すように、第１のメモリバンク４０７には偶数番目検出点データが、また、第２のメモリバンク４０８には奇数番目検出点データが整頓されて書き込まれる。第１及び第２のメモリバンク４０７，４０８に書き込む検出点データの偶奇は逆であってもよい。
【０２０５】
上記バッファメモリ４０Ｃの読み出し側は、読み出しクロックに準じて第１及び第２のメモリバンク４０７，４０８を交互に読み出せばよい。詳述は省略する。
【０２０６】
なお、上記ＰＬＬ回路３０の入力信号をさらにＰパラレル化し、ＰＬＬクロック周波数を１／Ｐに下げた場合、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列がＰＬＬ回路３０に入力されることになる。同パラレルデータが含む可能性のある最大検出点個数Ｄmax は次式で求められる。
【０２０７】
Ｄmax＝Ｉｎｔ（Ｐ／Ｓ）＋１
ｅｘ． Ｐ＝１，Ｓ＝１．５ → Ｄmax ＝１
ｅｘ． Ｐ＝１，Ｓ＝１ → Ｄmax ＝２
ｅｘ． Ｐ＝２，Ｓ＝１．５ → Ｄmax ＝３
【０２０８】
Ｐ×Ｒ×Ｑパラレルデータから検出点に最も近いデータを最大検出点個数セレクト（間引き）するという動作のＰＬＬ回路３０を実現するためには、Ｄmax 個のデータセレクタと、Ｄmax 個のデータセレクタを制御するＤmax 個の検出点計算回路と、検出点の個数を報知する回路を備える必要がある。
【０２０９】
また、Ｄmax バンクのバッファメモリ４０とするには、ＰＬＬ回路３０が報知する検出点個数をＤ（Ｄ≦Ｄmax ）とすると、Ｄバンクのバッファメモリ４０に書き込むよう制御する必要がある。
【０２１０】
次に、上記第１の等化回路１０の適応等化アルゴリズムについて説明する。
【０２１１】
デジタルトランスバーサルフィルタの適応等化アルゴリズムはＬＭＳというアルゴリズムがＤＤＳ４で実用化済みであり、第２の等化回路５０はこのＬＭＳというアルゴリズムにより適応制御される。
【０２１２】
そして、第２の等化回路５０の伝達特性（自動的に求まる）は第１の等化回路１０の等化しそこない特性に等しいという関係にある。すなわち、第１の等化回路１０に求められる伝達特性を、第２の等化回路５０の伝達特性から算出できる。第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性に等しくすれば、第１の等化回路１０の適応等化を実施したことになる。デジタルトランスバーサルフィルタのタップ係数は回路中に存在するし、タップ係数をフーリエ変換して伝達特性を求めることも容易である。
【０２１３】
そこで、次のようにして第１の等化回路１０を適応制御する。
【０２１４】
すなわち、第１の等化回路１０のサンプリング周波数がチャネルクロック周波数と略等しい場合には、第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性に等しくする。第１の及び第２の等化回路１０，５０にトランスバーサルフィルタを用いて、第１の等化回路１０のタップ係数を第２の等化回路５０のタップ係数と等しくする。ただし、タップ数が異なる場合は、タップ係数変換回路９０によりタップ数の寡多に応じてタップ打ち切りあるいはゼロ追加する。
【０２１５】
また、第１の等化回路１０のサンプリング周波数が第２の等化回路５０のサンプリング周波数よりも高い場合には、第２の等化回路５０の周波数帯域内の周波数帯域Ａの伝達特性はそのまま第１の等化回路１０の伝達特性にし、第２の等化回路５０の周波数帯域外の周波数帯域Ｂの伝達特性を０とした伝達特性を第１の等化回路１０に与える。第１の及び第２の等化回路１０，５０にトランスバーサルフィルタを用い、第１の等化回路１０のサンプリング周波数をＳ１、第２の等化回路のサンプリン周波数をＳ２とすると、タップ係数変換回路９０により第２の等化回路５０のタップ係数をＳ１／Ｓ２倍補間したタップ係数を計算し、それを第１の等化回路１０のタップ係数にする。ただしタップ数の寡多に応じてタップ打ち切りあるいはゼロ追加する。
【０２１６】
ここで、以上の説明では、第１の等化回路１０の伝達特性を第２の等化回路５０の伝達特性と等しくするアルゴルズムにより第１の等化回路１０の適応制御を行ったが、次に説明するように、第１の等化回路１０の伝達特性を逐次更新するアルゴリズムを採用することもできる。
【０２１７】
まず、”更新”の意味を説明する。適応等化が組み込まれた装置における第２の等化回路５０の伝達特性は、適応等化回路８０によって、ある時間毎に最適化される。ＤＤＳフォーマットの実施例では、第２の等化回路５０の伝達特性はドラム回転毎に最適化される。この最適化動作のことを”更新″と呼ぶ。ＤＤＳフォーマットでは第２の等化回路５０にトランスバーサルフィルタを採用しているので、タップ係数の更新により伝達特性更新を実現している。第２の等化回路５０のタップ係数をＣ2_t(k)とすると、更新動作は、
Ｃ2_t+1(k)＝Ｃ2_t(k)＋△(k)
にて表すことができる。ここで、ｋはタップ番号で、２４タップＦＩＲフィルタであれば０〜２３の整数である。ｔはドラム回転番号で、ドラム回転毎にインクリメントされる整数である。△は、タップ係数を修正する補正値で、収束速度と安定度のトレードオフを考慮して値決めした小さな数である。
【０２１８】
このように、第２の等化回路５０が適応等化回路５０によってドラム回転毎に更新される機能を持つのであるから、第１の等化回路１０もドラム回転毎に逐次更新されるのが望ましい。
【０２１９】
そこで、図３１や図３２に示すように、タップ係数変換回路９０にタップ係数更新回路９１を設けるようにする。
【０２２０】
すなわち、図３１に示すテープストリーマの再生系１００Ａは、タップ係数更新回路９１とタップ係数打ち切り回路９２からなるタップ係数変換回路９０Ａを備える。この再生系１００Ａでは、第１の等化回路１０に５タップのトランスバーサルフィルタ１３Ａが用いられており、上記タップ係数打ち切り回路９２でタップ係数を打ち切ることにより、上記第２の等化回路５０を構成している１１タップのトランスバーサルフィルタのタップ係数を上記第１の等化回路１０における５タップのトランスバーサルフィルタ１３Ａのタップ係数に変換する。
【０２２１】
また、図３２に示すテープストリーマの再生系１００Ｂは、タップ係数更新回路９１とゼロ追加回路９３からなるタップ係数変換回路９０Ｂを備える。この再生系１００Ｂでは、第１の等化回路１０に１５タップのトランスバーサルフィルタ１３Ｂが用いられており、上記ゼロ追加回路９３でタップ係数にゼロを追加することにより、上記第２の等化回路５０を構成している１１タップのトランスバーサルフィルタのタップ係数を上記第１の等化回路１０における１５タップのトランスバーサルフィルタ１３Ｂのタップ係数に変換する。
【０２２２】
上記タップ係数更新回路９１は、図３３に示すように、畳み込み積分回路９１１、タップ係数メモリ９１２及び更新トリガカウンタ９１３により構成されている。
【０２２３】
ヘリカルスキャン方式ではドラム回転とタップ係数の更新周期とを同期させるのが設計上便利なので、上記タップ係数更新回路９１には、更新トリガ信号としてドラム回転パルスが与えられる。また、上記タップ係数更新回路９１には、図示しないシステムコントローラから動作開始時の初期化信号を受け取る。
【０２２４】
畳み込み積分回路９１１は、第１の等化回路１０と第２の等化回路５０の現タップ係数を畳み込み積分し、第１の等化回路１０の次タップ係数を算出する。
【０２２５】
また、タップ係数メモリ９１２は、更新信号がアクティブになったときの畳み込み積分結果をラッチする。
【０２２６】
また、更新トリガカウンタ９１３は、フラット化信号と更新信号を生成し更新動作を制御する。偶数番目のトリガ信号を第２の等化回路５０の適応等化回路８０のフラット化信号として出力する。同様にタップ係数メモリの更新入力に与える。奇数番目は何も出力しない。
【０２２７】
このタップ係数更新回路９１は、第２の等化回路５０の伝達特性をフラット化するためのフラット化信号を上記第２の等化回路５０の適応等化回路８０に供給する。上記フラット化信号がアクティブになると、第２の等化回路５０の伝達特性がフラット化される。
【０２２８】
また、初期化信号がアクティブになると、タップ係数メモリ９１２がリセットされ、第１の等化回路１０の伝達特性がフラット化される。
【０２２９】
上記タップ係数更新回路９１による更新動作を図３４のタイムチャートに示してある。
【０２３０】
また、図３５乃至図３９には、図３３における第１及び第２の等化回路１０，５０とタップ係数更新回路９１だけを抜粋し、動作を時系列順に並べて示してある。なお、簡単化のため、第１及び第２の等化回路１０，５０のタップ係数を２４タップに統一し、タップ係数打ち切り回路９２あるいはゼロ追加回路９３は省いて図示されている。
【０２３１】
図３５は、回路が動作開始した直後の状態（ｔ＝０）を示している。このｔ＝０の状態は、動作開始直後なのでシステムコントローラが初期化信号を発すると、各部の動作は次のようになる。
【０２３２】
すなわち、タップ係数メモリが初期化され、第１の等化回路１０の伝達特性がフラット化される。また、更新トリガカウンタ９１３がリセットされ、偶数トリガ信号をフラット化信号として、第２の等化回路５０の伝達特性がフラット化される。
【０２３３】
図３６は、ｔ＝１の状態を示している。ｔ＝１の状態では、更新トリガカウンタ９１３のカウント値は１（奇数）なので、更新信号もフラット化信号も出力されない。したがって、各部の動作は次のようになる。
【０２３４】
すなわち、タップ係数メモリ９１２は動かないので、第１の等化回路１０のタップ係数Ｃ1_1(k)は、
Ｃ1_1(k)＝Ｃ1_0(k)
すなわちｔ＝０の値を保持する。
【０２３５】
また、ｔ＝０の期間の再生波形を演算することによって適応等化回路８０は、ｔ＝１の第２の等化回路５０のタップ係数を決定する。すなわち、第２の等化回路５０のｋ番目のタップ係数Ｃ2_1(k)が、
Ｃ2_1(k)＝Ｃ2_0(k)＋Δ(k) (０≦ｋ≦２３)
のように更新される。
【０２３６】
したがって、ｔ＝１の期間は、第１の等化回路１０の伝達特性と第２の等化回路５０の伝達特性の積で与えられる
総合伝達特性＝第１の等化回路の伝達特性×第２の等化回路の伝達特性
なる総合伝達特性で等化される。
【０２３７】
もっとも、この時点では第１の等化回路１０がフラット特性なので、実質的には総合伝達特性は第２等化回路５０の伝達特性である。
【０２３８】
図３７は、ｔ＝２の状態を示している。ｔ＝２の状態では、更新トリガカウンタ９１３のカウント値は２（偶数）なので、更新信号とフラット化信号が出力される。したがって、各部の動作は次のようになる。
【０２３９】
すなわち、タップ係数メモリ９１２が更新されて、第１の等化回路１０のタップ係数Ｃ1_2(k)は、
Ｃ1_2(k)＝Ｃ1_1(k)＊Ｃ2_1(k) （ここで＊は畳み込み積分を示す）
すなわち、第１及び第２の等化回路１０，５０の各タップ係数Ｃ1_1(k)，Ｃ2_1(k)の畳み込み積分になる。
【０２４０】
また、フラット化信号が出力されて、
Ｃ2_2(k)＝０（ｋ≠センタータップ）
すなわち、適応等化回路８０により第２の等化回路５０がフラット化される。
【０２４１】
この時点では第２の等化回路５０がフラット特性なので、総合伝達特性は第１等化回路１０の伝達特性となる。
【０２４２】
図３８は、ｔ＝３の状態を示している。ｔ＝３の状態では、更新トリガカウンタ９１３のカウント値は３（奇数）なので、更新信号もフラット化信号も出力されない。したがって、各部の動作は次のようになる。
【０２４３】
すなわち、タップ係数メモリ９１２は動かないので、第１の等化回路１０のタップ係数Ｃ1_3(k)は、
Ｃ1_3(k)＝Ｃ1_2(k)
ｔ＝２の値を保持する。
【０２４４】
また、適応等化回路８０により第２の等化回路５０のｋ番目のタップ係数Ｃ2_3(k)が
Ｃ2_3(k)＝Ｃ2_2(k)＋Δ(k)（0≦k≦23）
のように更新される。
【０２４５】
したがって、ｔ＝３の期間は、第１の等化回路１０の伝達特性と第２の等化回路５０の伝達特性の積で与えられる
総合伝達特性＝第１の等化回路の伝達特性×第２の等化回路の伝達特性
なる総合伝達特性で等化される。
【０２４６】
図３９は、ｔ＝４の状態を示している。ｔ＝４の状態では、更新トリガカウンタ９１３のカウント値は４（偶数）なので、更新信号とフラット化信号が出力される。したがって、各部の動作は次のようになる。
【０２４７】
すなわち、タップ係数メモリが更新されて、第１の等化回路１０のタップ係数Ｃ1_4(k)は、
Ｃ1_4(k)＝Ｃ1_3(k)＊Ｃ2_3(k)（ここで＊は畳み込み積分を示す）
すなわち、第１及び第２の等化回路１０，５０の各タップ係数Ｃ1_3(k)＊Ｃ2_3(k)の畳み込み積分になる。
【０２４８】
また、フラット化信号が出力されて、
Ｃ2_4(k)＝０（ｋ≠センタータップ）
すなわち、適応等化回路８０により第２の等化回路５０がフラット化される。
【０２４９】
この時点では第２の等化回路５０がフラット特性なので、総合伝達特性は第１の等化回路１０の伝達特性となる。
【０２５０】
以上のアルゴリズムをまとめると次のようになる。
【０２５１】
（起動時初期化動作ｔ＝０）
（１）第１の等化回路の伝達特性がフラット化
（２）第２の等化回路の伝達特性がフラット化
【０２５２】
【表７】
【０２５３】
【表８】
【０２５４】
上述の図３１及び図３２におけるタップ係数変換回路９０に使用されるタップ係数更新回路９１は、図４０に示すように簡略化することができる。
【０２５５】
すなわち、図４０に示すタップ係数更新回路９１Ａは、第２の等化回路５０の伝達特性をフラット特性に固定することにより、図３３における更新トリガカウンタ９１３を省略し、適応等化回路８０が出力するタップ係数更新情報△ｉ(k)を第１の等化回路１０に作用させるようにしたものである。
【０２５６】
適応等化回路８０が出力する△ｉ(k) はｋ番目のタップ係数値を大きくするか、小さくするかを指示する情報であるから、△ｉ(k) を第１の等化回路１０に作用させても、総合伝達特性は正しく更新され、適応等化が正しく行われる。
【０２５７】
さらに、伝達特性がフラット化されたトランスバーサルフィルタ、例えば図４１に示すように、６番目のタップ係数ｋ６のみが１で、それ以外のタップ係数が全てゼロであるフラットな伝達特性の１２タップトランスバーサルフィルタは、不要なかけ算回路及び加算回路を除去し、さらにレジスタを除去することにより、入出力直結とみなせるので、上記図４０における第２の等化回路５０は、図４２に示すように省略することができる。
【０２５８】
図４１及び図４２に示すタップ係数更新回路９１Ａでは、図４３のタイミングチャートに示すような動作を行い、ドラム回転パルスエッジ毎にタップ係数更新演算回路９１１Ａにより
Ｃ1_i+1(k)＝Ｃ1_i(k)＋△i(k)
なる演算を行って第１の等化回路１０のタップ係数Ｃ1_i+1(k)を更新する。
【０２５９】
このような構成のタップ係数更新回路９１Ａを採用することにより、上述の図３１や図３２に示した再生系１００Ａ，１００Ｂは、図４４や図４５に示す再生系１００Ｃ，１００Ｄのように構成を簡略化することができる。
【０２６０】
次に、タップ係数の畳み込み積分で総合伝達特性を実現する例について説明する。
【０２６１】
一般に、総合伝達特性を求めるには、次の手順で２つの伝達特性の積を求めればよい。
【０２６２】
１．第１の等化回路のタップ係数を離散フーリエ変換して第１の等化回路の伝達特性の周波数応答Ｈ１ (w)を求める。ｗは角周波数である。
【０２６３】
２．第２の等化回路のタップ係数を離散フーリエ変換して第２の等化回路の伝達特性の周波数応答Ｈ２ (w)を求める。
【０２６４】
３．総合周波数応答Ｈ(w)を
Ｈ(w)＝Ｈ１ (w)×Ｈ２ (w)
により求める
４．総合周波数応答Ｈ(w)を離散逆フーリエ変換して第１の等化回路の次タップ係数を求める。
【０２６５】
しかし、トランスバーサルフィルタを利用する本例では、総合伝達特性を与えるタップ係数＝第１及び第２の等化回路のタップ係数の畳み込み積分とすることによりフーリエ変換回路を省略することができる。
【０２６６】
ここで、図４６の（Ａ）に示すように第１のインパルス応答特性を有する第１のフィルタと、図４６の（Ｂ）に示すように第２のインパルス応答特性を有する第１のフィルタを、図４６の（Ｃ）に示すようにシリーズに接続したフィルタでは、第１のフィルタのインパルス応答１が次段の第２のフィルタへ入力されると、出力には、第１のインバルス応答＊第２のインパルス応答（＊は畳み込み積分を示す）が出現する。
【０２６７】
すなわち、シリーズ接続されたフィルタの総合インパルス応答は、個別フィルタのインパルス応答の畳み込み積分に等しい。
【０２６８】
本例ではフィルタとしてトランスバーサルフィルタを使用するので、個別フィルタのインパルス応答はタップ係数に等しい。したがって、第１及び第２の等化回路１０，５０のタップ係数を畳み込み積分すれば、総合伝達特性を与えるタップ係数が得られる。
【０２６９】
図４７乃至図５３に演算例を示す。
【０２７０】
図４７は、ｔ＝ｉ−１における第１の等化回路１０の伝達特性の周波数応答例を示している。
【０２７１】
図４８は、ｔ＝ｉ−１における第１の等化回路１０のタップ係数例を示している。Ｃ1_i(k)に相当する。ただし、ここでは図４７に示した周波数応答例を離散逆フーリエ変換してタップ係数を算出した。
【０２７２】
図４９は、ｔ＝ｉにおける第２の等化回路５０の伝達特性の周波数応答例を示している。
【０２７３】
図５０は、ｔ＝ｉにおける第２の等化回路５０のタップ係数例を示している。Ｃ2_i(k)に相当する。ただし、ここでは図４９に示した周波数応答例を離散逆フーリエ変換してタップ係数を算出した。
【０２７４】
図５１は、タップ係数Ｃ1_i(k)とタップ係数Ｃ2_i(k)の畳み込み積分の結果を示している。これを第１の等化回路１０の次タップ係数Ｃ1_i+1(k)として利用すればよい。
【０２７５】
図５２は、上記次タップ係数Ｃ1_i+1(k)を離散フーリエ変換して算出した総合伝達特性の周波数応答を示している。
【０２７６】
図５３は、図５２に示した総合伝達特性の周波数応答の正しさを確かめるために、図４７に示した第１の等化回路１０の伝達特性の周波数応答と図４９に示した第２の等化回路５０の伝達特性の周波数応答のかけ算で算出した総合伝達特性の周波数応答を示している。
【０２７７】
図５２に示した周波数応答と図５３に示した周波数応答は同特性であり、タップ係数の畳み込み積分で求めた総合伝達特性図５２は、周波数応答のかけ算で求めた総合伝達特性図５３と一致している。
【０２７８】
以上、第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数に略等しい場合について説明したが、上記第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数と異なる場合には、例えば図５４に示すように、タップ係数更新回路９１とタップ係数補間回路９４を備えたタップ係数変換回路９０Ｅを用いることにより、データレートの違いを解消することができる。
【０２７９】
この図５４に示すテープストリーマの再生系１００Ｅは、第１の等化回路１０のデータレート＝１５０ＭＨｚ、第２の等化回路５０のデータレート＝１００ＭＨｚのようにデータレートが異なる場合を示しており、第２の等化回路５０のタップ係数をタップ係数補間回路９４により１５０／１００＝１．５倍補間したタップ係数を第１の等化回路１０に与えるようになっている。
【０２８０】
なお、タップ打ち切り回路９２又はゼロ追加回路９３は本質的でないので省略されている。
【０２８１】
なお、図５５に示すように、タップ係数更新回路９１とタップ係数補間回路９４の順序を入れ換えた構成としてもよい。
【０２８２】
上記第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数と異なる場合に使用するタップ係数変換回路９０Ｅの具体的な構成例を図５６に示す。
【０２８３】
この図５６に示すタップ係数変換回路９０Ｅは、畳み込み積分回路９１１、タップ係数メモリ９１２、更新トリガカウンタ９１３、×０．６７間引き回路９１４及び×１．５補間回路９１５により構成されている。
【０２８４】
このタップ係数変換回路９０Ｅでは、×０．６７間引き回路９１４によって第１の等化回路１０の現タップ係数をＳ２／Ｓ１間引きしたタップ係数Ａと、第２の等化回路５０の現タップ係数Ｂについて、畳み込み積分回路９１１により
Ｃ＝Ａ＊Ｂ（＊は畳み込み積分を示す）
なる畳み込み積分を行う。そして、その畳み込み積分結果Ｃを×１．５補間回路９１５でＳ１／Ｓ２倍補間することにより得られるタップ係数Ｄを第１の等化回路１０の次タップ係数とする。
【０２８５】
上記タップ係数変換回路９０Ｅは、図３３に示したタップ係数更新回路９１と同様に、更新トリガ信号としてドラム回転パルスが更新トリガカウンタに与えられる。また、上記タップ係数変換回路９０Ｅには、図示しないシステムコントローラから動作開始時の初期化信号を受け取る。そして、更新トリガカウンタは、偶数番目のトリガ信号を更新信号及びフラット化信号として出力する。
【０２８６】
そして、タップ係数メモリは、更新信号でタップ係数Ｄをラッチする。
【０２８７】
また、第２の等化回路５０の次伝達特性は、フラット化信号でフラット化される。
【０２８８】
ここで、上記×１．５補間回路９１５は、例えば図５７に示すように、３倍補間回路９１５Ａ、１／２間引き回路９１５Ｂ、×２回路９１５Ｃ及び２４タップ打ち切り回路９１５Ｄにより構成される。すなわち、この×１．５補間回路９１５では３倍補間回路９１５Ａにより３倍補間してから、１／２間引き回路９１５Ｂによって１／２に間引くことで×１．５補間を行う。なお、上記３倍補間回路９１５Ａは、２ゼロ挿入回路９１５Ａ１、ＬＰＦ９１５Ａ２及び×３回路９１５Ａ３により構成される１．５倍補間するとタップ数が２４タップが３６タップに増えてしまうので、２４タップ打ち切り回路９１５Ｄにより、タップ係数を２４タップで打ち切る。
【０２８９】
上記×１．５補間回路９１５は、図５８に示すように、１６タップ打ち切り回路９１５Ｅを入力段に配置して、予め２４タップのタップ係数を１６タップに打ち切っておいてから３倍補間するように構成してもよい。
【０２９０】
また、×０．６７間引き回路９１４は、図５９に示すように、×２補間回路９１４Ａ、１／３間引き回路９１４Ｂ、×３回路９１４Ｃ及び１６タップ係数を２４タップ係数に変換するためのゼロ追加回路９１４Ｅにより構成される。
【０２９１】
上記×０．６７間引き回路９１４は、図６０に示すように、２４タップ係数を３６タップ係数に変換するためのゼロ追加回路９１４Ｅを入力段に配置して、予め２４タップのタップ係数を３６タップ係数に変換しておいてから２倍補間するように構成してもよい。
【０２９２】
また、上記図５６に示したタップ係数変換回路９０Ｅにおける×０．６７間引き回路９１４を省略して、図６１や図６２に示すような構成とすることもできる。
【０２９３】
この図６１に示すタップ係数変換回路９０Ｅは、×１．５補間回路９１５をタップ係数メモリ９１２の後段に移動し、×１．５補間回路９１５からタップ係数を第１の等化回路１０に与えるようにしたもので、上述の図５４に示した再生系１００Ｅに対応している。
【０２９４】
また、図６２に示すタップ係数変換回路９０Ｅは、第２の等化回路５０の現タップ係数を×１．５補間回路９１５を介してタップ係数更新回路９１に与えるようにしたもので、上述の図５５に示した再生系１００Ｅに対応している。この図６２に示すタップ係数変換回路９０Ｅでは、第１の等化回路１０の現タップ係数Ａと、×１．５補間回路９１５によって第２の等化回路５０の現タップ係数をＳ１／Ｓ２補間したタップ係数Ｂについて、畳み込み積分回路９１１によりＣ＝Ａ＊Ｂ（＊は畳み込み積分を示す）なる畳み込み積分を行う。そして、その畳み込み積分結果Ｃを第１の等化回路１０の次タップ係数とする。タップ係数メモリ９１２は、更新信号で畳み込み積分結果Ｃすなわち第１の等化回路１０の次タップ係数をラッチする。第２の等化回路５０の次伝達特性は、フラット化信号でフラットにされる。
【０２９５】
以上、第１及び等化回路１０，５０にトランスバーサルフィルタを採用する場合を述べたが、一般化すると、第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数よりも高い場合には、上記第１の等化回路１０の次伝達特性を、上記第２の等化回路５０の周波数帯域内に当たる帯域ａと上記第２の等化回路５０の周波数帯域外に当たる帯域ｂに分けて、上記第１の等化回路１０の帯域ａの次伝達特性を当該第１の等化回路１０の帯域ａの現伝達特性×上記第２の等化回路５０の現伝達特性とし、上記第１の等化回路１０の帯域ｂの次伝達特性を０とし、かつ、上記第２の等化回路５０の次伝達特性をフラット化することにより、対応することができる。
【０２９６】
また、このように第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数と異なる場合にも、上述の第１の等化回路１０のサンプリング周波数がチャンネルクロック周波数に略等しい場合の図４４や図４５に示した再生系１００Ｃ、１００Ｄと同様に、第２の等化回路５０を省略して、図６３に示すテープストリーマの再生系１００Ｆのように構成を簡略化することができる。
【０２９７】
第２の等化回路５０を省略して場合のタップ係数変換回路９０Ｆでは、その要部構成を図６４に示してあるように、上述の図４２に示したタップ係数更新回路９１Ａにより得られる第１の等化回路１０の現タップ係数Ａを×１．５補間回路９１５を介して第１の等化回路１０に与える。
【０２９８】
適応等化回路８０が出力するタップ係数更新情報△i(k)を第１の等化回路１０のタップ係数に作用させるために、×１．５補間回路前段から、第１の等化回路１０の現タップ係数Ｄをｆｃ／Ｓ１間引きしたタップ係数Ａを取り出している。
【０２９９】
タップ係数更新演算回路９１Ａは、タップ係数メモリから出力される現タップ係数Ｃ1_i(k)と適応等化回路８０が出力するタップ係数更新情報△i(k)から、次タップ係数Ｃ1_i+1(k)を
Ｃ1_i+1(k)＝Ｃ1_i(k)＋△i(k)
なる演算により求めて、第１の等化回路１０の現タップ係数Ａを更新する。
【０３００】
×１．５補間回路９１５は、タップ係数更新演算回路９１Ａにより更新された現タップ係数をＳ１／ｆｃ補間したタップ係数を算出し、第１の等化回路１０のタップ係数Ｄとする。
【符号の説明】
【０３０１】
１ 磁気テープ、２ 再生ヘッド、３ 再生増幅器、４ ロータリトランス、１０ 第１の等化回路、１１ ＬＰＦ、１２ ＡＤＣ、１３，１３Ａ，１３Ｂ トランスバーサルフィルタ、２０，２０Ａ，２０Ｂ，２０Ｃ 補間回路、２１ ゼロ挿入回路、２２ ＬＰＦ、２３ かけ算回路、３０ ＰＬＬ回路、３１ ゼロクロス点検出回路、３２ 周期検出部、３３ 間引き補正量計算部、３４ 間引き周期補正部、３５ 次検出点絶対番号計算部、３６，３７検出部、４０，４１Ａ，４１Ｂ，４１Ｃバッファメモリ、４１ デュアルポートＲＡＭ、４２バッファエンプティ検出回路、４３ 書き込みアドレスカウンタ、４４ 読み出しアドレスカウンタ、５０ 第２の等化回路、６０ ビタビデコーダ、７０ １０／８変換回路、８０ 適応等化回路、９０，９０Ａ，９０Ｂ，９０Ｅ，９０Ｆ タップ係数変換回路、９１，９１Ａ タップ係数更新回路、９２ 打ち切り回路、９３ゼロ追加回路、９４ タップ係数補間回路、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ 再生系、４０１ カウンタ、４０２ 剰余（ｍｏｄ） 回路、４０３ 加算器、４０５，４０６切 替え回路、４０７，４０８ メモリバンク、４２１ 剰余（ｍｏｄ） 回路、４２２ アドレス差検出回路、４２３ 判定回路、４２８ ＶＣＯ、９１１ 畳み込み積分回路、９１１Ａ タップ係数更新演算回路、９１２ タップ係数メモリ、９１３ 更新トリガカウンタ、９１４ ×０．６７ 間引き回路、９１５ ×１．５補間回路
【特許請求の範囲】
【請求項１】
再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)と、
上記ＡＤＣの出力が供給されるデジタル・フェーズロックドループ(PLL:PhaseLocked Loop) 回路と、
上記ＡＤＣと上記デジタル・ＰＬＬ回路との間に配置されたデジタルトランスバーサルフィルタからなる第１の等化回路とを備え、
上記ＡＤＣの出力をデジタル信号のまま上記第１の等化回路を介して上記デジタル・ＰＬＬ回路に入力し、検出点電圧を取り出すことを特徴とする信号処理回路。
【請求項２】
上記第１の等化回路と上記デジタル・ＰＬＬ回路との間に配置され、チャネルクロック周期に近いまばらなサンプリングデータを補間する補間回路を備えることを特徴とする請求項１記載の信号処理回路。
【請求項３】
上記ＡＤＣのサンプリング周波数は、チャネルクロック周波数と略等しいことを特徴とする請求項２記載の信号処理回路。
【請求項４】
上記補間回路は、補間用トランスバーサルフィルタとＲ倍補間回路とを備え、上記補間用トランスバーサルフィルタのタップをＲおきに間引くこと特徴とする請求項２記載の信号処理回路。
【請求項５】
上記Ｒ倍補間回路は、Ｒ個のトランスバーサルフィルタを用いて、パラレル化されていることを特徴とする請求項４記載の信号処理回路。
【請求項６】
上記補間回路は、トランスバーサルフィルタによる低倍率補間回路と、この低倍率補間回路の後段に配置されたＱ倍直線補間回路とからなることを請求項２記載の信号処理回路。
【請求項７】
上記Ｑ倍直線補間回路をＱ個の線補間回路を用いて、パラレル化されていることを特徴とする請求項６記載の信号処理回路。
【請求項８】
上記デジタル・ＰＬＬ回路は、Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から入力され、Ｓ＞１の場合に、同パラレルデータから、検出点に最も近いデータを０又は１つセレクトするデータセレクタと、上記データセレクタを制御する１つの検出点計算回路と、検出点の個数（０，１）を報知する回路を備えることを特徴とする請求項１記載の信号処理回路。
【請求項９】
上記デジタル・ＰＬＬ回路は、Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から入力され、Ｓ≦１の場合に、同パラレルデータから、検出点に最も近いデータを０又は１つ又は２つセレクトするための２つのデータセレクタと、データセレクタを制御する２つの検出点計算回路と、検出点の個数（０，１，２）を報知する回路を備えることを特徴とする請求項２記載の信号処理回路。
【請求項１０】
上記デジタル・ＰＬＬ回路は、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から入力され、同パラレルデータから検出点に最も近いデータを最大検出点個数セレクトするためのＤmax 個のデータセレクタと、Ｄmax 個のデータセレクタを制御するＤmax 個の検出点計算回路と、検出点の個数を報知する回路を備えることを特徴とする請求項２記載の信号処理回路。
【請求項１１】
上記デジタル・ＰＬＬ回路は、間引き間隔をｄ、間引き周期補正量△ｄとして、
ｄ＝ｄ±△ｄ
で更新され、周波数偏差を吸収する間引き周期補正手段を備え、上記間引き周期補正手段に与えられる間引き周期補正量△ｄの値が応答速度に応じて切り換えられることを特徴とする請求項１記載の信号処理回路。
【請求項１２】
上記デジタル・ＰＬＬ回路の出力が書き込まれ、その内容が別の読み出しクロックで読み出されるバッファメモリが上記ＰＬＬ回路の後段に配置されていることを特徴とする請求項１記載の信号処理回路。
【請求項１３】
上記バッファメモリは、２バンク構成とされ、Ｓ≦１にしたとき、上記デジタル・ＰＬＬ回路から出力される奇数番目検出点データと偶数番目検出点データが上記２バンク構成のバッファメモリに振り分けて書き込まれることを特徴とする請求項１２記載の信号処理回路。
【請求項１４】
上記バッファメモリは、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が入力される上記デジタル・ＰＬＬ回路から同時出力される最大検出点個数Ｄｍａｘ
Ｄｍａｘ＝Ｉｎｔ（Ｐ／Ｓ）＋１
をバンク数とするＤｍａｘバンク構成とされ、上記デジタル・ＰＬＬ回路が報知する検出点個数をＤ（Ｄ≦Ｄｍａｘ）として、上記ＰＬＬ回路から出力される検出点データが上記Ｄバンクのバッファメモリに書き込まれることを特徴とする請求項１２記載の信号処理回路。
【請求項１５】
上記バッファメモリの読み出しクロックは、チャネルクロック周波数よりも高いことを特徴とする請求項１２記載の信号処理回路。
【請求項１６】
上記バッファメモリは、データエンプティ時にデータエンプティ信号を出力するバッファエンプティ検出回路を備え、上記データエンプティ信号で後段回路の動作を停止させることを特徴とする請求項１５記載の信号処理回路。
【請求項１７】
上記読み出しクロックを生成する電圧制御型発振器(VCO:voltage contorolled oscillator)を備えることを特徴とする請求項１２記載の信号処理回路。
【請求項１８】
上記バッファメモリがデータエンプティにもデータオーバーフローにもならないように上記ＶＣＯの発振周波数を制御することを特徴とする請求項１７記載の信号処理回路。
【請求項１９】
上記バッファメモリの読み出しアドレスが、
（書き込みアドレス−読み出しアドレス）＞最大化
になるように上記ＶＣＯを帰還制御することを特徴とする請求項１８記載の信号処理回路。
【請求項１】
再生信号をサンプリングしてデジタル化するアナログ・デジタル変換器(ADC：analog-to-digital converter)と、
上記ＡＤＣの出力が供給されるデジタル・フェーズロックドループ(PLL:PhaseLocked Loop) 回路と、
上記ＡＤＣと上記デジタル・ＰＬＬ回路との間に配置されたデジタルトランスバーサルフィルタからなる第１の等化回路とを備え、
上記ＡＤＣの出力をデジタル信号のまま上記第１の等化回路を介して上記デジタル・ＰＬＬ回路に入力し、検出点電圧を取り出すことを特徴とする信号処理回路。
【請求項２】
上記第１の等化回路と上記デジタル・ＰＬＬ回路との間に配置され、チャネルクロック周期に近いまばらなサンプリングデータを補間する補間回路を備えることを特徴とする請求項１記載の信号処理回路。
【請求項３】
上記ＡＤＣのサンプリング周波数は、チャネルクロック周波数と略等しいことを特徴とする請求項２記載の信号処理回路。
【請求項４】
上記補間回路は、補間用トランスバーサルフィルタとＲ倍補間回路とを備え、上記補間用トランスバーサルフィルタのタップをＲおきに間引くこと特徴とする請求項２記載の信号処理回路。
【請求項５】
上記Ｒ倍補間回路は、Ｒ個のトランスバーサルフィルタを用いて、パラレル化されていることを特徴とする請求項４記載の信号処理回路。
【請求項６】
上記補間回路は、トランスバーサルフィルタによる低倍率補間回路と、この低倍率補間回路の後段に配置されたＱ倍直線補間回路とからなることを請求項２記載の信号処理回路。
【請求項７】
上記Ｑ倍直線補間回路をＱ個の線補間回路を用いて、パラレル化されていることを特徴とする請求項６記載の信号処理回路。
【請求項８】
上記デジタル・ＰＬＬ回路は、Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から入力され、Ｓ＞１の場合に、同パラレルデータから、検出点に最も近いデータを０又は１つセレクトするデータセレクタと、上記データセレクタを制御する１つの検出点計算回路と、検出点の個数（０，１）を報知する回路を備えることを特徴とする請求項１記載の信号処理回路。
【請求項９】
上記デジタル・ＰＬＬ回路は、Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から入力され、Ｓ≦１の場合に、同パラレルデータから、検出点に最も近いデータを０又は１つ又は２つセレクトするための２つのデータセレクタと、データセレクタを制御する２つの検出点計算回路と、検出点の個数（０，１，２）を報知する回路を備えることを特徴とする請求項２記載の信号処理回路。
【請求項１０】
上記デジタル・ＰＬＬ回路は、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が上記補間回路から入力され、同パラレルデータから検出点に最も近いデータを最大検出点個数セレクトするためのＤmax 個のデータセレクタと、Ｄmax 個のデータセレクタを制御するＤmax 個の検出点計算回路と、検出点の個数を報知する回路を備えることを特徴とする請求項２記載の信号処理回路。
【請求項１１】
上記デジタル・ＰＬＬ回路は、間引き間隔をｄ、間引き周期補正量△ｄとして、
ｄ＝ｄ±△ｄ
で更新され、周波数偏差を吸収する間引き周期補正手段を備え、上記間引き周期補正手段に与えられる間引き周期補正量△ｄの値が応答速度に応じて切り換えられることを特徴とする請求項１記載の信号処理回路。
【請求項１２】
上記デジタル・ＰＬＬ回路の出力が書き込まれ、その内容が別の読み出しクロックで読み出されるバッファメモリが上記ＰＬＬ回路の後段に配置されていることを特徴とする請求項１記載の信号処理回路。
【請求項１３】
上記バッファメモリは、２バンク構成とされ、Ｓ≦１にしたとき、上記デジタル・ＰＬＬ回路から出力される奇数番目検出点データと偶数番目検出点データが上記２バンク構成のバッファメモリに振り分けて書き込まれることを特徴とする請求項１２記載の信号処理回路。
【請求項１４】
上記バッファメモリは、Ｐ×Ｒ×Ｑパラレル化されたＳ×Ｒ×Ｑ倍補間データ系列が入力される上記デジタル・ＰＬＬ回路から同時出力される最大検出点個数Ｄｍａｘ
Ｄｍａｘ＝Ｉｎｔ（Ｐ／Ｓ）＋１
をバンク数とするＤｍａｘバンク構成とされ、上記デジタル・ＰＬＬ回路が報知する検出点個数をＤ（Ｄ≦Ｄｍａｘ）として、上記ＰＬＬ回路から出力される検出点データが上記Ｄバンクのバッファメモリに書き込まれることを特徴とする請求項１２記載の信号処理回路。
【請求項１５】
上記バッファメモリの読み出しクロックは、チャネルクロック周波数よりも高いことを特徴とする請求項１２記載の信号処理回路。
【請求項１６】
上記バッファメモリは、データエンプティ時にデータエンプティ信号を出力するバッファエンプティ検出回路を備え、上記データエンプティ信号で後段回路の動作を停止させることを特徴とする請求項１５記載の信号処理回路。
【請求項１７】
上記読み出しクロックを生成する電圧制御型発振器(VCO:voltage contorolled oscillator)を備えることを特徴とする請求項１２記載の信号処理回路。
【請求項１８】
上記バッファメモリがデータエンプティにもデータオーバーフローにもならないように上記ＶＣＯの発振周波数を制御することを特徴とする請求項１７記載の信号処理回路。
【請求項１９】
上記バッファメモリの読み出しアドレスが、
（書き込みアドレス−読み出しアドレス）＞最大化
になるように上記ＶＣＯを帰還制御することを特徴とする請求項１８記載の信号処理回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図７４】
【図７５】
【図７６】
【図７７】
【公開番号】特開２０１０−１７６８３７（Ｐ２０１０−１７６８３７Ａ）
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願番号】特願２０１０−６９８９３（Ｐ２０１０−６９８９３）
【出願日】平成２２年３月２５日（２０１０．３．２５）
【分割の表示】特願２０００−３５１８９４（Ｐ２０００−３５１８９４）の分割
【原出願日】平成１２年１１月１７日（２０００．１１．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年８月１２日（２０１０．８．１２）
【国際特許分類】
【出願日】平成２２年３月２５日（２０１０．３．２５）
【分割の表示】特願２０００−３５１８９４（Ｐ２０００−３５１８９４）の分割
【原出願日】平成１２年１１月１７日（２０００．１１．１７）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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