半導体記憶装置
【課題】半導体記憶装置の配線での電圧降下の緩和を図る。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板上に３次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、制御回路と、を備えている。前記制御回路は、前記複数のメモリセルの中から選択された選択セルを半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と、半導体基板上に３次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、制御回路と、を備えている。前記制御回路は、前記複数のメモリセルの中から選択された選択セルを半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルの状態変化を利用した半導体記憶装置において、ビット線やワード線などの配線の幅に対する電流比が大きくなると、配線抵抗による電圧降下が大きくなり、ドライバからの距離に依らない均一動作が困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１６４９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の配線での電圧降下の緩和を図る。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、半導体基板と、前記半導体基板上に３次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、制御回路と、を備えている。前記制御回路は、前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の構成を示すブロック図。
【図２】実施形態の半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図３】実施形態の半導体記憶装置におけるメモリセルアレイの回路図。
【図４】図３に示すメモリセルアレイに対する電圧印加のタイミングチャート。
【図５】図３に示すメモリセルアレイに対する電圧印加のタイミングチャート。
【図６】実施形態の半導体記憶装置におけるメモリセルアレイの回路図。
【図７】図６に示すメモリセルアレイに対する電圧印加のタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
【０００９】
実施形態の半導体記憶装置は、メモリセルアレイ１０と、ワード線ドライバ２０と、ビット線ドライバ３０と、制御回路４０とを有する。
【００１０】
メモリセルアレイ１０は、後述するように、３次元配列された複数のメモリセルと、メモリセルを介在させて三層以上積層された複数の配線（ワード線及びビット線）を有する。
【００１１】
制御回路４０は、アドレス入力、データ入力、制御信号入力などに基づいて、ワード線ドライバ２０及びビット線ドライバ３０を制御して、メモリセルアレイ１０の読み出し、書き込みおよび消去動作を制御する。
【００１２】
ワード線ドライバ２０は、制御回路４０の制御に基づき、メモリセルアレイ１０のワード線に電位を与える。ビット線ドライバ３０は、制御回路４０の制御に基づき、メモリセルアレイ１０のビット線に電位を与える。
【００１３】
図２は、メモリセルアレイ１０の一部の模式斜視図である。
【００１４】
メモリセルアレイ１０は、複数のワード線ＷＬ３１、ＷＬ３２、ＷＬ３３と、複数のビット線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ２１、ＢＬ２２、ＢＬ２３と、を有する。なお、以下の説明において、個々のワード線を区別せずに符号ＷＬで表す場合もある。同様に、個々のビット線を区別せずに符号ＢＬで表す場合もある。
【００１５】
さらに、メモリセルアレイ１０は、ワード線ＷＬとビット線ＢＬとの間で、半導体基板１００の主面に対して垂直方向に挟持されたメモリセル１１１、１１２、１１３、１２１、１２２、１２３、１３１、１３２、１３３、２１１、２１２、２１３、２２２、２２３、２３２、２３３を有する。
【００１６】
ワード線ＷＬとビット線ＢＬとは、平面視で非平行であり、３次元的に交差している。各メモリセルは、ワード線ＷＬとビット線ＢＬとが交差するクロスポイントに設けられている。
【００１７】
例えばシリコン基板などの半導体基板１００上に、複数のメモリセルが２次元方向（ＸＹ方向）にマトリクス状に配列され、さらに、そのマトリクス状のセルアレイが、ＸＹ平面に対して直交するＺ方向（半導体基板１００の主面に対して垂直な方向）に複数積層されている。図２は、例えば、３行×３列のセルアレイが２層分積層された部分を表す。
【００１８】
各ワード線ＷＬは、上下のメモリセル間で共有されている。同様に、各ビット線ＢＬは、上下のメモリセル間で共有されている。
【００１９】
図３は、メモリセルアレイの回路図である。
【００２０】
図３には、図２における例えば、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ２１、ＢＬ２２、ＢＬ２３、ワード線ＷＬ３２、ＷＬ３３、メモリセル１１２、１２２、１３２、１３３、２１２、２２２、２３２、２３３を表す。
【００２１】
各メモリセルは、直列接続された抵抗変化素子５１及びダイオード５２を有する。抵抗変化素子５１は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。ダイオード５２は、選択セルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際の回り込み電流（sneak current）を防止する。
【００２２】
ビット線ＢＬ及びワード線ＷＬは、例えば金属配線である。ビット線ＢＬ及びワード線ＷＬの材料は、高耐熱性及び低抵抗の材料が望ましく、例えば、タングステン、チタン、タンタル、それらの窒化物などを用いることができる。あるいは、ビット線ＢＬ及びワード線ＷＬは、タングステン、チタン、タンタル、それらの窒化物を含む積層構造であってもよい。
【００２３】
メモリセル１１２の抵抗変化素子５１の一端はビット線ＢＬ１１に接続されている。メモリセル１１２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１１２のダイオード５２は、ビット線ＢＬ１１からワード線ＷＬ３２に向かう方向を順方向としている。
【００２４】
メモリセル１２２の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１２２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３２に向かう方向を順方向としている。
【００２５】
メモリセル１３２の抵抗変化素子５１の一端はビット線ＢＬ１３に接続されている。メモリセル１３２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１３２のダイオード５２は、ビット線ＢＬ１３からワード線ＷＬ３２に向かう方向を順方向としている。
【００２６】
メモリセル１３３の抵抗変化素子５１の一端はビット線ＢＬ１３に接続されている。メモリセル１３３のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３３との間に接続されている。メモリセル１３３のダイオード５２は、ビット線ＢＬ１３からワード線ＷＬ３３に向かう方向を順方向としている。
【００２７】
メモリセル２１２の抵抗変化素子５１の一端はワード線ＷＬ３２に接続されている。メモリセル２１２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ２１との間に接続されている。メモリセル２１２のダイオード５２は、ビット線ＢＬ２１からワード線ＷＬ３２に向かう方向を順方向としている。
【００２８】
メモリセル２２２の抵抗変化素子５１の一端はワード線ＷＬ３２に接続されている。メモリセル２２２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ２２との間に接続されている。メモリセル２２２のダイオード５２は、ビット線ＢＬ２２からワード線ＷＬ３２に向かう方向を順方向としている。
【００２９】
メモリセル２３２の抵抗変化素子５１の一端はワード線ＷＬ３２に接続されている。メモリセル２３２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ２３との間に接続されている。メモリセル２３２のダイオード５２は、ビット線ＢＬ２３からワード線ＷＬ３２に向かう方向を順方向としている。
【００３０】
メモリセル１１２、１２２、１３２、２１２、２２２、２３２は、ワード線ＷＬ３２を共有している。そのワード線ＷＬ３２を境にして上層のメモリセル１１２、１２２、１３２と、下層のメモリセル２１２、２２２、２３２とでは、ダイオード５２の向きが逆になっている。
【００３１】
すなわち、メモリセル１１２、１２２、１３２のダイオード５２は、下層に向かう方向を順方向とし、メモリセル２１２、２２２、２３２のダイオード５２は、上層に向かう方向を順方向としている。
【００３２】
抵抗変化素子５１は、相対的に抵抗が異なる少なくとも２つの状態に電気的に切り替え可能である。相対的に抵抗が低い状態をセット状態とし、セット状態よりも抵抗が高い状態をリセット状態とする。低抵抗状態（セット状態）の抵抗変化素子５１にリセット電圧が印加されると、抵抗変化素子５１は高抵抗状態（リセット状態）に切り替わることができる。高抵抗状態（リセット状態）の抵抗変化素子５１に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化素子５１は低抵抗状態（セット状態）に切り替わることができる。
【００３３】
ここで、図３における例えばメモリセル１２２に対するリセット動作について説明する。
【００３４】
以下の説明において、リセットする対象のメモリセル１２２を選択セル１２２とも称し、選択セル１２２以外のメモリセルを非選択セルとも称する。
【００３５】
また、選択セル１２２に接続されたワード線ＷＬ３２を選択ワード線ＷＬ３２とも称し、選択セル１２２に接続されていないワード線を非選択ワード線とも称する。また、選択セル１２２に接続されたビット線ＢＬ１２を選択ビット線ＢＬ１２とも称し、選択セル１２２に接続されていないビット線を非選択ビット線とも称する。
【００３６】
選択ビット線ＢＬ１２は、スイッチ６２ａを介して、ビット線ドライバ３０の構成要素の一つであるパルスジェネレータ６１ａに接続されている。なお、非選択ビット線も、図示を省略するが、スイッチを介して、ビット線ドライバ３０の構成要素の一つであるパルスジェネレータに接続されている。
【００３７】
選択ワード線ＷＬ３２は、スイッチ６２ｂを介して、ワード線ドライバ２０の構成要素の一つであるパルスジェネレータ６１ｂに接続されている。なお、非選択ワード線も、図示を省略するが、スイッチを介して、ワード線ドライバ２０の構成要素の一つであるパルスジェネレータに接続されている。
【００３８】
選択セル１２２のリセット動作時、選択セル１２２を挟む選択ビット線ＢＬ１２と選択ワード線ＷＬ３２との間に電位差が与えられ、選択セル１２２に、例えば数十〜数百（μＡ）の電流（リセット電流）が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００３９】
ワード線やビット線などの配線に電位を与えるドライバと、選択しているメモリセルとの距離が長い場合、リセット電流による配線での電圧降下も大きくなる。ドライバから供給する電圧が一定の場合、メモリセルとドライバとの距離によって、メモリセルに印加される電圧が変化することになり、リセット後の抵抗変化素子５１の抵抗値のばらつきの原因となりうる。例えばドライバから遠いメモリセルに印加される電圧は不十分になりやすい。
【００４０】
図３では、３×３配列のセルアレイが２層分積層された部分しか図示していないが、実用上は、例えば１０２４×４０９６配列など非常に大きなサイズのセルアレイを含む。そのため、ドライバまでの距離が長い選択セルをリセットするとき、選択ビット線や選択ワード線で大きな電圧降下が発生することがある。
【００４１】
例えば、リセット電流が１００（μＡ）で、ドライバと選択セル間の配線抵抗が１０（ｋΩ）の場合、電圧降下は１．０（Ｖ）となり、ドライバから４．０（Ｖ）を供給しても選択セルには３．０（Ｖ）しか印加されず、選択セルをリセットできないことが起こりうる。
【００４２】
そこで、実施形態は、配線抵抗による電圧降下を緩和する半導体記憶装置を提供する。実施形態では、選択セル１２２のリセット時における、例えば選択ワード線ＷＬ３２での寄生抵抗（図３に模式的に符号７１で表す）による電圧降下を緩和する場合を一例に挙げて説明する。
【００４３】
図４（ａ）〜（ｅ）は、選択セル１２２のリセット時における電位印加のタイミングチャートである。図４（ａ）〜（ｅ）に示す各電位は、図１に示す制御回路４０の制御に基づいて、ビット線ドライバ３０やワード線ドライバ２０から与えられる。
【００４４】
図４（ａ）は、選択ビット線ＢＬ１２に与える電位Ｖｓｅｌを表す。
図４（ｂ）は、選択ワード線ＷＬ３２に与える電位Ｖｓｓｒｏｗを表す。
図４（ｃ）は、非選択ビット線ＢＬ１１及び非選択ビット線ＢＬ１３に与える電位Ｖｕｂ１を表す。
図４（ｄ）は、非選択ビット線ＢＬ２１、非選択ビット線ＢＬ２２及び非選択ビット線ＢＬ２３に与える電位Ｖｕｂ２を表す。
図４（ｅ）は、非選択ワード線ＷＬ３３に与える電位Ｖｕｘを表す。
【００４５】
非選択セル１１２、１３２、２１２、２２２、２３２は、選択セル１２２とワード線ＷＬ３２を共有している。それら非選択セルのうち、選択セル１２２と同じ層（図３においてワード線ＷＬ３２の上層）に設けられた選択セル１１２、１３２を第１の非選択セルとも称する。また、選択セル１２２と異なる層（図３においてワード線ＷＬ３２の下層）に設けられた選択セル２１２、２２２、２３２を第２の非選択セルとも称する。
【００４６】
図４（ａ）〜（ｅ）のタイミングチャートにおいて、時間軸（横軸）を、Ｔ０〜Ｔ４の５つの期間に分けている。
【００４７】
期間Ｔ０では、電位Ｖｓｅｌ、Ｖｓｓｒｏｗ、Ｖｕｂ１、Ｖｕｂ２、Ｖｕｘは、０Ｖである。
【００４８】
期間Ｔ１で、Ｖｓｅｌ及びＶｓｓｒｏｗは８Ｖに上昇され、Ｖｕｂ１は０．５Ｖに上昇され、Ｖｕｂ２は７．５Ｖに上昇される。期間Ｔ１で、Ｖｕｘは、７．５Ｖに上昇された後フローティング状態にしても良い。
【００４９】
期間Ｔ２では、Ｖｓｓｒｏｗは４Ｖに下げられ、Ｖｕｂ２は０Ｖに下げられる。
【００５０】
期間Ｔ３では、Ｖｓｅｌが０Ｖに下げられる。
【００５１】
期間Ｔ４では、Ｖｕｂ１及びＶｕｘが０Ｖに下げられる。
【００５２】
選択セル１２２にリセット電圧（４Ｖ）が印加されるのはＴ２の期間のみである。期間Ｔ２では、選択セル１２２にのみ、そのダイオード５２の順方向にダイオード５２をオンさせる以上の電圧が印加され、選択セル１２２にリセット電流が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００５３】
選択セル１２２とビット線ＢＬ１２及びワード線ＷＬ３２を共有しない非選択セル１３３、２３３が接続された非選択ワード線ＷＬ３３の電位は７．５Ｖに上昇される。この後、非選択ワード線ＷＬ３３はフローティングにしても良い。また、非選択セル１３３、２３３には、ダイオード５２の逆方向に電圧が印加される。したがって、期間Ｔ２において、非選択セル１３３、２３３にはリセットに十分な電流は流れず、非選択セル１３３、２３３はリセットされない。
【００５４】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と同じ層に設けられた非選択セル（第１の非選択セル）１１２、１３２には、期間Ｔ２において、そのダイオード５２の逆方向に３．５Ｖが印加される。第１の非選択セル１１２、１３２に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第１の非選択セル１１２、１３２はリセットされない。
【００５５】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と異なる層（図３において選択セル１２２を含むセルアレイ層の下層）に設けられた非選択セル（第２の非選択セル）２１２、２２２、２３２には、期間Ｔ２において、そのダイオード５２の逆方向に４．０Ｖが印加される。
【００５６】
第２の非選択セル２１２、２２２、２３２に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第２の非選択セル２１２、２２２、２３２はリセットされない。ダイオード５２の逆方向電圧に４．０Vが印加された場合、第２の非選択セル２１２、２２２、２３２に流れる電流は、例えば５０ｎＡ程度である。
【００５７】
しかし、セルアレイのサイズが大きく、第２の非選択セル及びそれに接続された非選択ビット線が例えば１０２４個設けられている場合には、選択ワード線ＷＬ３２から５０μＡ程度の電流を下層へと吸い出す能力が生じる。
【００５８】
図３において、太線の実線矢印はリセット動作時に選択セル１２２に流れる電流を表し、破線矢印はリセット動作時に第２の非選択セル２１２、２２２、２３２に流れる電流を表す。リセット動作時、第２の非選択セル２１２、２２２、２３２に流れる電流の方向は、選択セル１２２に流れる電流の方向と同じであり、第２の非選択セル２１２、２２２、２３２を通じて、選択ワード線ＷＬ３２から電流が下層へと吸い出される。
【００５９】
例えば、リセット電流が１００μＡの場合、その約５０％を下層へと吸い出すことができるので、選択ワード線ＷＬ３２での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル１２２のドライバからの距離依存性を緩和することができ、選択ワード線ＷＬ３２上でのビットアドレスによらない均一なリセット動作が可能となる。
【００６０】
下層へと電流を吸い出す能力は、下層の非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３に与える電位Ｖｕｂ２で制御することができる。
【００６１】
すなわち、図１に示す制御回路４０は、リセット時、選択セル１２２と同じ層で選択ワード線ＷＬ３２に接続された第１の非選択セル１１２、１３２にそれぞれ接続された上層の非選択ビット線ＢＬ１１、ＢＬ１３に与える電位Ｖｕｂ１と、選択セル１２２及び第１の非選択セル１１２、１３２とは異なる層で選択ワード線ＷＬ３２に接続された第２の非選択セル２１２、２２２、２３２にそれぞれ接続された下層の非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３に与える電位Ｖｕｂ２と、を独立に設定し、異ならせることができる。
【００６２】
次に、図５（ａ）〜（ｅ）は、選択セル１２２のリセット時における電位印加の他具体例のタイミングチャートを表す。図５（ａ）〜（ｅ）に示す各電位も、図１に示す制御回路４０の制御に基づいて、ビット線ドライバ３０やワード線ドライバ２０から与えられる。
【００６３】
期間Ｔ０では、電位Ｖｓｅｌ、Ｖｓｓｒｏｗ、Ｖｕｂ１、Ｖｕｂ２、Ｖｕｘは、０Ｖである。
【００６４】
期間Ｔ１で、Ｖｓｅｌ及びＶｓｓｒｏｗは４Ｖに上昇され、Ｖｕｂ１は０．５Ｖに上昇され、Ｖｕｂ２は３．５Ｖに上昇される。期間Ｔ１で、Ｖｕｘは、３．５Ｖに上昇された後フローティング状態にされる。
【００６５】
期間Ｔ２では、Ｖｓｓｒｏｗは０Ｖに下げられ、Ｖｕｂ２は−４Ｖに下げられる。
【００６６】
期間Ｔ３では、Ｖｓｅｌが０Ｖに下げられる。
【００６７】
期間Ｔ４では、Ｖｕｂ１及びＶｕｘが０Ｖに下げられる。また、期間Ｔ４では、Ｖｕｂ２が、０Ｖにされる。
【００６８】
選択セル１２２にリセット電圧（４Ｖ）が印加されるのはＴ２の期間のみである。期間Ｔ２では、選択セル１２２にのみ、そのダイオード５２の順方向にダイオード５２をオンさせる以上の電圧が印加され、選択セル１２２にリセット電流が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００６９】
選択セル１２２とビット線ＢＬ１２及びワード線ＷＬ３２を共有しない非選択セル１３３、２３３が接続された非選択ワード線ＷＬ３３の電位は３．５Ｖに上昇される。この後、非選択ワード線ＷＬ３３はフローティングにしても良い。また、非選択セル１３３、２３３には、ダイオード５２の逆方向に電圧が印加される。したがって、期間Ｔ２において、非選択セル１３３、２３３にはリセットに十分な電流は流れず、非選択セル１３３、２３３はリセットされない。
【００７０】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と同じ層に設けられた非選択セル（第１の非選択セル）１１２、１３２には、期間Ｔ２において、そのダイオード５２の順方向に０．５Vが印加される。この電圧は抵抗変化素子５１とダイオード５２で分圧されるため、第１の非選択セル１１２、１３２のダイオード５２には、そのダイオード５２をオンさせる電圧は印加されず、非常に小さな電流しか流れない。したがって、第１の非選択セル１１２、１３２はリセットされない。
【００７１】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と異なる層（図３において選択セル１２２を含むセルアレイ層の下層）に設けられた非選択セル（第２の非選択セル）２１２、２２２、２３２には、期間Ｔ２において、そのダイオード５２の逆方向に４．０Ｖが印加される。
【００７２】
第２の非選択セル２１２、２２２、２３２に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第２の非選択セル２１２、２２２、２３２はリセットされない。ダイオード５２の逆方向電圧に４．０Vが印加された場合、第２の非選択セル２１２、２２２、２３２に流れる電流は、例えば５０ｎＡ程度である。
【００７３】
そして、例えば、第２の非選択セル及びそれに接続された非選択ビット線が１０２４個設けられている場合には、選択ワード線ＷＬ３２から５０μＡ程度の電流を下層へと吸い出す能力が生じる。
【００７４】
例えば、リセット電流が１００μＡの場合、その約５０％を下層へと吸い出すことができるので、選択ワード線ＷＬ３２での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル１２２のドライバからの距離依存性を緩和することができ、選択ワード線ＷＬ３２上でのビットアドレスによらない均一なリセット動作が可能となる。
【００７５】
下層へと電流を吸い出す能力は、下層の非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３に与える電位Ｖｕｂ２で制御することができる。
【００７６】
図５（ａ）〜（ｅ）の具体例では、Ｔ２〜Ｔ３の期間、第２の非選択セル２１２、２２２、２３２にそれぞれ接続された非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の電位Ｖｕｂ２を負電位としている。これにより、その他の電位の最大値を４Ｖ程度に抑えたまま、第２の非選択セル２１２、２２２、２３２のダイオード５２に４Ｖの逆方向電圧を印加して、第２の非選択セル２１２、２２２、２３２を通じた選択ワード線ＷＬ３２から下層への電流の吸い出しを行うことができる。
【００７７】
次に、選択セル１２２のリセット時における、選択ビット線ＢＬ１２での寄生抵抗（図６に模式的に符号７２で表す）による電圧降下を緩和する実施形態について説明する。
【００７８】
図６は、選択ビット線ＢＬ１２を挟む上下のセルアレイの一部の回路図である。
【００７９】
メモリセル３２１の抵抗変化素子５１の一端はワード線ＷＬ４１に接続されている。メモリセル３２１のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ１２との間に接続されている。メモリセル３２１のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ４１に向かう方向を順方向としている。
【００８０】
メモリセル３２２の抵抗変化素子５１の一端はワード線ＷＬ４２に接続されている。メモリセル３２２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ１２との間に接続されている。メモリセル３２２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ４２に向かう方向を順方向としている。
【００８１】
メモリセル３２３の抵抗変化素子５１の一端はワード線ＷＬ４３に接続されている。メモリセル３３２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ１２との間に接続されている。メモリセル３３２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ４３に向かう方向を順方向としている。
【００８２】
メモリセル１２１の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２１のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３１との間に接続されている。メモリセル１２１のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３１に向かう方向を順方向としている。
【００８３】
メモリセル１２２の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１２２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３２に向かう方向を順方向としている。
【００８４】
メモリセル１２３の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２３のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３３との間に接続されている。メモリセル１２３のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３３に向かう方向を順方向としている。
【００８５】
メモリセル３２１、３２２、３２３、１２１、１２２、１２３は、ビット線ＢＬ１２を共有している。そのビット線ＢＬ１２を境にして上層のメモリセル３２１、３２２、３２３と、下層のメモリセル１２１、１２２、１２３とでは、ダイオード５２の向きが逆になっている。
【００８６】
すなわち、メモリセル３２１、３２２、３２３のダイオード５２は、ビット線ＢＬ１２よりも上層に向かう方向を順方向とし、メモリセル１２１、１２２、１２３のダイオード５２は、ビット線ＢＬ１２よりも下層に向かう方向を順方向としている。
【００８７】
図７（ａ）〜（ｅ）は、選択セル１２２のリセット時における電位印加のタイミングチャートである。図７（ａ）〜（ｅ）に示す各電位は、図１に示す制御回路４０の制御に基づいて、ビット線ドライバ３０やワード線ドライバ２０から与えられる。
【００８８】
図７（ａ）は、選択ビット線ＢＬ１２に与える電位Ｖｓｅｌを表す。
図７（ｂ）は、選択ワード線ＷＬ３２に与える電位Ｖｓｓｒｏｗを表す。
図７（ｃ）は、非選択ビット線ＢＬ１３に与える電位Ｖｕｂを表す。
図７（ｄ）は、非選択ワード線ＷＬ３１及び非選択ワード線ＷＬ３３に与える電位Ｖｕｘ１を表す。
図７（ｅ）は、非選択ワード線ＷＬ４１、ＷＬ４２、ＷＬ４３に与える電位Ｖｕｘ２を表す。
【００８９】
図７（ａ）〜（ｅ）のタイミングチャートにおいても、時間軸（横軸）を、Ｔ０〜Ｔ４の５つの期間に分けている。
【００９０】
期間Ｔ０では、電位Ｖｓｅｌ、Ｖｓｓｒｏｗ、Ｖｕｂ、Ｖｕｘ１、Ｖｕｘ２は、０Ｖである。
【００９１】
期間Ｔ１で、Ｖｓｅｌ及びＶｓｓｒｏｗは４Ｖに上昇され、Ｖｕｂは０．５Ｖに上昇され、Ｖｕｘ１は３．５Ｖに上昇され、Ｖｕｘ２は８Ｖに上昇される。
【００９２】
期間Ｔ２では、Ｖｓｓｒｏｗは０Ｖに下げられる。
【００９３】
期間Ｔ３では、Ｖｓｅｌ及びＶｕｘ２が０Ｖに下げられる。
【００９４】
期間Ｔ４では、Ｖｕｂ及びＶｕｘ１が０Ｖに下げられる。
【００９５】
選択セル１２２にリセット電圧（４Ｖ）が印加されるのはＴ２の期間のみである。期間Ｔ２では、選択セル１２２にのみ、そのダイオード５２の順方向にダイオード５２をオンさせる以上の電圧が印加され、選択セル１２２にリセット電流が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００９６】
選択セル１２２と同じ層でビット線ＢＬ１２を共有する非選択セル（第１の非選択セル）１２１、１２３には、期間Ｔ２において、そのダイオード５２の順方向に０．５Vが印加される。この電圧は抵抗変化素子５１とダイオード５２で分圧されるため、第１の非選択セル１２１、１２３のダイオード５２には、そのダイオード５２をオンさせる電圧は印加されず、非常に小さな電流しか流れない。したがって、第１の非選択セル１２１、１２３はリセットされない。
【００９７】
選択セル１２２とビット線ＢＬ１２及びワード線ＷＬ３２を共有しない非選択セル１３３、３３３が接続された非選択ビット線ＢＬ１３の電位は０．５Ｖにされる。この後、非選択ビット線ＢＬ１３はフローティングにしても良い。また、非選択セル１３３、３３３には、ダイオード５２の逆方向に電圧が印加される。したがって、期間Ｔ２において、非選択セル１３３、３３３にはリセットに十分な電流は流れず、非選択セル１３３、３３３はリセットされない。
【００９８】
選択セル１２２とビット線ＢＬ１２を共有し、選択セル１２２と異なる層（図６において選択セル１２２を含むセルアレイ層の上層）に設けられた非選択セル（第２の非選択セル）３２１、３２２、３３３には、期間Ｔ２において、そのダイオード５２の逆方向に４．０Ｖが印加される。
【００９９】
第２の非選択セル３２１、３２２、３３３に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第２の非選択セル３２１、３２２、３３３はリセットされない。ダイオード５２の逆方向電圧に４．０Vが印加された場合、第２の非選択セル３２１、３２２、３３３に流れる電流は、例えば５０ｎＡ程度である。
【０１００】
しかし、セルアレイのサイズが大きく、第２の非選択セル及びそれに接続された非選択ワード線が例えば１０２４個設けられている場合には、第２の非選択セル３２１、３２２、３３３を通じて選択ビット線ＢＬ１２に５０μＡ程度の電流を供給する能力が生じる。
【０１０１】
図６において、太線の実線矢印はリセット動作時に選択セル１２２に流れる電流を表し、破線矢印はリセット動作時に第２の非選択セル３２１、３２２、３３３に流れる電流を表す。リセット動作時、第２の非選択セル３２１、３２２、３３３に流れる電流の方向は、選択セル１２２に流れる電流の方向と同じであり、第２の非選択セル３２１、３２２、３３３を通じて選択ビット線ＢＬ１２に電流が供給され、選択ビット線ＢＬ１２での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル１２２のドライバからの距離依存性を緩和することができ、選択ビット線ＢＬ１２上でのビットアドレスによらない均一なリセット動作が可能となる。
【０１０２】
第２の非選択セル３２１、３２２、３３３を通じた電流供給能力は、非選択ワード線ＷＬ４１、ＷＬ４２、ＷＬ４３に与える電位Ｖｕｘ２で制御することができる。
【０１０３】
すなわち、図１に示す制御回路４０は、リセット時、選択セル１２２と同じ層で選択ビット線ＢＬ１２に接続された第１の非選択セル１２１、１２３にそれぞれ接続された下層の非選択ワード線ＷＬ３１、ＷＬ３３に与える電位Ｖｕｘ１と、選択セル１２２及び第１の非選択セル１２１、１２３とは異なる層で選択ビット線ＢＬ１２に接続された第２の非選択セル３２１、３２２、３２３にそれぞれ接続された上層の非選択ワード線ＷＬ４１、ＷＬ４２、ＷＬ４３に与える電位Ｖｕｘ２と、を独立に設定し、異ならせることができる。
【０１０４】
また、実施形態によれば、メモリセルに対する電圧印加方向を変えることで状態を切り替える、いわゆるバイポーラ動作するメモリセルに対しても適用可能である。すなわち、選択セルに動作電流を流すときに、その動作電流が流れる方向と同じ方向に、選択セルの下層の非選択セルを通じて電流が吸い出される、または選択セルの上層の非選択セルから電流が供給されることで、配線抵抗による電圧降下を緩和することができる。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１０…メモリセルアレイ、２０…ワード線ドライバ、３０…ビット線ドライバ、４０…制御回路、５１…抵抗変化素子、５２…ダイオード、１００…半導体基板
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルの状態変化を利用した半導体記憶装置において、ビット線やワード線などの配線の幅に対する電流比が大きくなると、配線抵抗による電圧降下が大きくなり、ドライバからの距離に依らない均一動作が困難になる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１６４９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の配線での電圧降下の緩和を図る。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、半導体基板と、前記半導体基板上に３次元配列された複数のメモリセルと、前記メモリセルを介在させて三層以上積層された複数の配線と、制御回路と、を備えている。前記制御回路は、前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置の構成を示すブロック図。
【図２】実施形態の半導体記憶装置におけるメモリセルアレイの模式斜視図。
【図３】実施形態の半導体記憶装置におけるメモリセルアレイの回路図。
【図４】図３に示すメモリセルアレイに対する電圧印加のタイミングチャート。
【図５】図３に示すメモリセルアレイに対する電圧印加のタイミングチャート。
【図６】実施形態の半導体記憶装置におけるメモリセルアレイの回路図。
【図７】図６に示すメモリセルアレイに対する電圧印加のタイミングチャート。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００８】
図１は、実施形態の半導体記憶装置の構成を示すブロック図である。
【０００９】
実施形態の半導体記憶装置は、メモリセルアレイ１０と、ワード線ドライバ２０と、ビット線ドライバ３０と、制御回路４０とを有する。
【００１０】
メモリセルアレイ１０は、後述するように、３次元配列された複数のメモリセルと、メモリセルを介在させて三層以上積層された複数の配線（ワード線及びビット線）を有する。
【００１１】
制御回路４０は、アドレス入力、データ入力、制御信号入力などに基づいて、ワード線ドライバ２０及びビット線ドライバ３０を制御して、メモリセルアレイ１０の読み出し、書き込みおよび消去動作を制御する。
【００１２】
ワード線ドライバ２０は、制御回路４０の制御に基づき、メモリセルアレイ１０のワード線に電位を与える。ビット線ドライバ３０は、制御回路４０の制御に基づき、メモリセルアレイ１０のビット線に電位を与える。
【００１３】
図２は、メモリセルアレイ１０の一部の模式斜視図である。
【００１４】
メモリセルアレイ１０は、複数のワード線ＷＬ３１、ＷＬ３２、ＷＬ３３と、複数のビット線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ２１、ＢＬ２２、ＢＬ２３と、を有する。なお、以下の説明において、個々のワード線を区別せずに符号ＷＬで表す場合もある。同様に、個々のビット線を区別せずに符号ＢＬで表す場合もある。
【００１５】
さらに、メモリセルアレイ１０は、ワード線ＷＬとビット線ＢＬとの間で、半導体基板１００の主面に対して垂直方向に挟持されたメモリセル１１１、１１２、１１３、１２１、１２２、１２３、１３１、１３２、１３３、２１１、２１２、２１３、２２２、２２３、２３２、２３３を有する。
【００１６】
ワード線ＷＬとビット線ＢＬとは、平面視で非平行であり、３次元的に交差している。各メモリセルは、ワード線ＷＬとビット線ＢＬとが交差するクロスポイントに設けられている。
【００１７】
例えばシリコン基板などの半導体基板１００上に、複数のメモリセルが２次元方向（ＸＹ方向）にマトリクス状に配列され、さらに、そのマトリクス状のセルアレイが、ＸＹ平面に対して直交するＺ方向（半導体基板１００の主面に対して垂直な方向）に複数積層されている。図２は、例えば、３行×３列のセルアレイが２層分積層された部分を表す。
【００１８】
各ワード線ＷＬは、上下のメモリセル間で共有されている。同様に、各ビット線ＢＬは、上下のメモリセル間で共有されている。
【００１９】
図３は、メモリセルアレイの回路図である。
【００２０】
図３には、図２における例えば、ビット線ＢＬ１１、ＢＬ１２、ＢＬ１３、ＢＬ２１、ＢＬ２２、ＢＬ２３、ワード線ＷＬ３２、ＷＬ３３、メモリセル１１２、１２２、１３２、１３３、２１２、２２２、２３２、２３３を表す。
【００２１】
各メモリセルは、直列接続された抵抗変化素子５１及びダイオード５２を有する。抵抗変化素子５１は、相対的に抵抗が低い状態（セット状態）と抵抗が高い状態（リセット状態）とを電気的にスイッチング可能で、データを不揮発に記憶する。ダイオード５２は、選択セルへ電気的にアクセス（フォーミング／書き込み／消去／読出し）する際の回り込み電流（sneak current）を防止する。
【００２２】
ビット線ＢＬ及びワード線ＷＬは、例えば金属配線である。ビット線ＢＬ及びワード線ＷＬの材料は、高耐熱性及び低抵抗の材料が望ましく、例えば、タングステン、チタン、タンタル、それらの窒化物などを用いることができる。あるいは、ビット線ＢＬ及びワード線ＷＬは、タングステン、チタン、タンタル、それらの窒化物を含む積層構造であってもよい。
【００２３】
メモリセル１１２の抵抗変化素子５１の一端はビット線ＢＬ１１に接続されている。メモリセル１１２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１１２のダイオード５２は、ビット線ＢＬ１１からワード線ＷＬ３２に向かう方向を順方向としている。
【００２４】
メモリセル１２２の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１２２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３２に向かう方向を順方向としている。
【００２５】
メモリセル１３２の抵抗変化素子５１の一端はビット線ＢＬ１３に接続されている。メモリセル１３２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１３２のダイオード５２は、ビット線ＢＬ１３からワード線ＷＬ３２に向かう方向を順方向としている。
【００２６】
メモリセル１３３の抵抗変化素子５１の一端はビット線ＢＬ１３に接続されている。メモリセル１３３のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３３との間に接続されている。メモリセル１３３のダイオード５２は、ビット線ＢＬ１３からワード線ＷＬ３３に向かう方向を順方向としている。
【００２７】
メモリセル２１２の抵抗変化素子５１の一端はワード線ＷＬ３２に接続されている。メモリセル２１２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ２１との間に接続されている。メモリセル２１２のダイオード５２は、ビット線ＢＬ２１からワード線ＷＬ３２に向かう方向を順方向としている。
【００２８】
メモリセル２２２の抵抗変化素子５１の一端はワード線ＷＬ３２に接続されている。メモリセル２２２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ２２との間に接続されている。メモリセル２２２のダイオード５２は、ビット線ＢＬ２２からワード線ＷＬ３２に向かう方向を順方向としている。
【００２９】
メモリセル２３２の抵抗変化素子５１の一端はワード線ＷＬ３２に接続されている。メモリセル２３２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ２３との間に接続されている。メモリセル２３２のダイオード５２は、ビット線ＢＬ２３からワード線ＷＬ３２に向かう方向を順方向としている。
【００３０】
メモリセル１１２、１２２、１３２、２１２、２２２、２３２は、ワード線ＷＬ３２を共有している。そのワード線ＷＬ３２を境にして上層のメモリセル１１２、１２２、１３２と、下層のメモリセル２１２、２２２、２３２とでは、ダイオード５２の向きが逆になっている。
【００３１】
すなわち、メモリセル１１２、１２２、１３２のダイオード５２は、下層に向かう方向を順方向とし、メモリセル２１２、２２２、２３２のダイオード５２は、上層に向かう方向を順方向としている。
【００３２】
抵抗変化素子５１は、相対的に抵抗が異なる少なくとも２つの状態に電気的に切り替え可能である。相対的に抵抗が低い状態をセット状態とし、セット状態よりも抵抗が高い状態をリセット状態とする。低抵抗状態（セット状態）の抵抗変化素子５１にリセット電圧が印加されると、抵抗変化素子５１は高抵抗状態（リセット状態）に切り替わることができる。高抵抗状態（リセット状態）の抵抗変化素子５１に、リセット電圧よりも高いセット電圧が印加されると、抵抗変化素子５１は低抵抗状態（セット状態）に切り替わることができる。
【００３３】
ここで、図３における例えばメモリセル１２２に対するリセット動作について説明する。
【００３４】
以下の説明において、リセットする対象のメモリセル１２２を選択セル１２２とも称し、選択セル１２２以外のメモリセルを非選択セルとも称する。
【００３５】
また、選択セル１２２に接続されたワード線ＷＬ３２を選択ワード線ＷＬ３２とも称し、選択セル１２２に接続されていないワード線を非選択ワード線とも称する。また、選択セル１２２に接続されたビット線ＢＬ１２を選択ビット線ＢＬ１２とも称し、選択セル１２２に接続されていないビット線を非選択ビット線とも称する。
【００３６】
選択ビット線ＢＬ１２は、スイッチ６２ａを介して、ビット線ドライバ３０の構成要素の一つであるパルスジェネレータ６１ａに接続されている。なお、非選択ビット線も、図示を省略するが、スイッチを介して、ビット線ドライバ３０の構成要素の一つであるパルスジェネレータに接続されている。
【００３７】
選択ワード線ＷＬ３２は、スイッチ６２ｂを介して、ワード線ドライバ２０の構成要素の一つであるパルスジェネレータ６１ｂに接続されている。なお、非選択ワード線も、図示を省略するが、スイッチを介して、ワード線ドライバ２０の構成要素の一つであるパルスジェネレータに接続されている。
【００３８】
選択セル１２２のリセット動作時、選択セル１２２を挟む選択ビット線ＢＬ１２と選択ワード線ＷＬ３２との間に電位差が与えられ、選択セル１２２に、例えば数十〜数百（μＡ）の電流（リセット電流）が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００３９】
ワード線やビット線などの配線に電位を与えるドライバと、選択しているメモリセルとの距離が長い場合、リセット電流による配線での電圧降下も大きくなる。ドライバから供給する電圧が一定の場合、メモリセルとドライバとの距離によって、メモリセルに印加される電圧が変化することになり、リセット後の抵抗変化素子５１の抵抗値のばらつきの原因となりうる。例えばドライバから遠いメモリセルに印加される電圧は不十分になりやすい。
【００４０】
図３では、３×３配列のセルアレイが２層分積層された部分しか図示していないが、実用上は、例えば１０２４×４０９６配列など非常に大きなサイズのセルアレイを含む。そのため、ドライバまでの距離が長い選択セルをリセットするとき、選択ビット線や選択ワード線で大きな電圧降下が発生することがある。
【００４１】
例えば、リセット電流が１００（μＡ）で、ドライバと選択セル間の配線抵抗が１０（ｋΩ）の場合、電圧降下は１．０（Ｖ）となり、ドライバから４．０（Ｖ）を供給しても選択セルには３．０（Ｖ）しか印加されず、選択セルをリセットできないことが起こりうる。
【００４２】
そこで、実施形態は、配線抵抗による電圧降下を緩和する半導体記憶装置を提供する。実施形態では、選択セル１２２のリセット時における、例えば選択ワード線ＷＬ３２での寄生抵抗（図３に模式的に符号７１で表す）による電圧降下を緩和する場合を一例に挙げて説明する。
【００４３】
図４（ａ）〜（ｅ）は、選択セル１２２のリセット時における電位印加のタイミングチャートである。図４（ａ）〜（ｅ）に示す各電位は、図１に示す制御回路４０の制御に基づいて、ビット線ドライバ３０やワード線ドライバ２０から与えられる。
【００４４】
図４（ａ）は、選択ビット線ＢＬ１２に与える電位Ｖｓｅｌを表す。
図４（ｂ）は、選択ワード線ＷＬ３２に与える電位Ｖｓｓｒｏｗを表す。
図４（ｃ）は、非選択ビット線ＢＬ１１及び非選択ビット線ＢＬ１３に与える電位Ｖｕｂ１を表す。
図４（ｄ）は、非選択ビット線ＢＬ２１、非選択ビット線ＢＬ２２及び非選択ビット線ＢＬ２３に与える電位Ｖｕｂ２を表す。
図４（ｅ）は、非選択ワード線ＷＬ３３に与える電位Ｖｕｘを表す。
【００４５】
非選択セル１１２、１３２、２１２、２２２、２３２は、選択セル１２２とワード線ＷＬ３２を共有している。それら非選択セルのうち、選択セル１２２と同じ層（図３においてワード線ＷＬ３２の上層）に設けられた選択セル１１２、１３２を第１の非選択セルとも称する。また、選択セル１２２と異なる層（図３においてワード線ＷＬ３２の下層）に設けられた選択セル２１２、２２２、２３２を第２の非選択セルとも称する。
【００４６】
図４（ａ）〜（ｅ）のタイミングチャートにおいて、時間軸（横軸）を、Ｔ０〜Ｔ４の５つの期間に分けている。
【００４７】
期間Ｔ０では、電位Ｖｓｅｌ、Ｖｓｓｒｏｗ、Ｖｕｂ１、Ｖｕｂ２、Ｖｕｘは、０Ｖである。
【００４８】
期間Ｔ１で、Ｖｓｅｌ及びＶｓｓｒｏｗは８Ｖに上昇され、Ｖｕｂ１は０．５Ｖに上昇され、Ｖｕｂ２は７．５Ｖに上昇される。期間Ｔ１で、Ｖｕｘは、７．５Ｖに上昇された後フローティング状態にしても良い。
【００４９】
期間Ｔ２では、Ｖｓｓｒｏｗは４Ｖに下げられ、Ｖｕｂ２は０Ｖに下げられる。
【００５０】
期間Ｔ３では、Ｖｓｅｌが０Ｖに下げられる。
【００５１】
期間Ｔ４では、Ｖｕｂ１及びＶｕｘが０Ｖに下げられる。
【００５２】
選択セル１２２にリセット電圧（４Ｖ）が印加されるのはＴ２の期間のみである。期間Ｔ２では、選択セル１２２にのみ、そのダイオード５２の順方向にダイオード５２をオンさせる以上の電圧が印加され、選択セル１２２にリセット電流が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００５３】
選択セル１２２とビット線ＢＬ１２及びワード線ＷＬ３２を共有しない非選択セル１３３、２３３が接続された非選択ワード線ＷＬ３３の電位は７．５Ｖに上昇される。この後、非選択ワード線ＷＬ３３はフローティングにしても良い。また、非選択セル１３３、２３３には、ダイオード５２の逆方向に電圧が印加される。したがって、期間Ｔ２において、非選択セル１３３、２３３にはリセットに十分な電流は流れず、非選択セル１３３、２３３はリセットされない。
【００５４】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と同じ層に設けられた非選択セル（第１の非選択セル）１１２、１３２には、期間Ｔ２において、そのダイオード５２の逆方向に３．５Ｖが印加される。第１の非選択セル１１２、１３２に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第１の非選択セル１１２、１３２はリセットされない。
【００５５】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と異なる層（図３において選択セル１２２を含むセルアレイ層の下層）に設けられた非選択セル（第２の非選択セル）２１２、２２２、２３２には、期間Ｔ２において、そのダイオード５２の逆方向に４．０Ｖが印加される。
【００５６】
第２の非選択セル２１２、２２２、２３２に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第２の非選択セル２１２、２２２、２３２はリセットされない。ダイオード５２の逆方向電圧に４．０Vが印加された場合、第２の非選択セル２１２、２２２、２３２に流れる電流は、例えば５０ｎＡ程度である。
【００５７】
しかし、セルアレイのサイズが大きく、第２の非選択セル及びそれに接続された非選択ビット線が例えば１０２４個設けられている場合には、選択ワード線ＷＬ３２から５０μＡ程度の電流を下層へと吸い出す能力が生じる。
【００５８】
図３において、太線の実線矢印はリセット動作時に選択セル１２２に流れる電流を表し、破線矢印はリセット動作時に第２の非選択セル２１２、２２２、２３２に流れる電流を表す。リセット動作時、第２の非選択セル２１２、２２２、２３２に流れる電流の方向は、選択セル１２２に流れる電流の方向と同じであり、第２の非選択セル２１２、２２２、２３２を通じて、選択ワード線ＷＬ３２から電流が下層へと吸い出される。
【００５９】
例えば、リセット電流が１００μＡの場合、その約５０％を下層へと吸い出すことができるので、選択ワード線ＷＬ３２での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル１２２のドライバからの距離依存性を緩和することができ、選択ワード線ＷＬ３２上でのビットアドレスによらない均一なリセット動作が可能となる。
【００６０】
下層へと電流を吸い出す能力は、下層の非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３に与える電位Ｖｕｂ２で制御することができる。
【００６１】
すなわち、図１に示す制御回路４０は、リセット時、選択セル１２２と同じ層で選択ワード線ＷＬ３２に接続された第１の非選択セル１１２、１３２にそれぞれ接続された上層の非選択ビット線ＢＬ１１、ＢＬ１３に与える電位Ｖｕｂ１と、選択セル１２２及び第１の非選択セル１１２、１３２とは異なる層で選択ワード線ＷＬ３２に接続された第２の非選択セル２１２、２２２、２３２にそれぞれ接続された下層の非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３に与える電位Ｖｕｂ２と、を独立に設定し、異ならせることができる。
【００６２】
次に、図５（ａ）〜（ｅ）は、選択セル１２２のリセット時における電位印加の他具体例のタイミングチャートを表す。図５（ａ）〜（ｅ）に示す各電位も、図１に示す制御回路４０の制御に基づいて、ビット線ドライバ３０やワード線ドライバ２０から与えられる。
【００６３】
期間Ｔ０では、電位Ｖｓｅｌ、Ｖｓｓｒｏｗ、Ｖｕｂ１、Ｖｕｂ２、Ｖｕｘは、０Ｖである。
【００６４】
期間Ｔ１で、Ｖｓｅｌ及びＶｓｓｒｏｗは４Ｖに上昇され、Ｖｕｂ１は０．５Ｖに上昇され、Ｖｕｂ２は３．５Ｖに上昇される。期間Ｔ１で、Ｖｕｘは、３．５Ｖに上昇された後フローティング状態にされる。
【００６５】
期間Ｔ２では、Ｖｓｓｒｏｗは０Ｖに下げられ、Ｖｕｂ２は−４Ｖに下げられる。
【００６６】
期間Ｔ３では、Ｖｓｅｌが０Ｖに下げられる。
【００６７】
期間Ｔ４では、Ｖｕｂ１及びＶｕｘが０Ｖに下げられる。また、期間Ｔ４では、Ｖｕｂ２が、０Ｖにされる。
【００６８】
選択セル１２２にリセット電圧（４Ｖ）が印加されるのはＴ２の期間のみである。期間Ｔ２では、選択セル１２２にのみ、そのダイオード５２の順方向にダイオード５２をオンさせる以上の電圧が印加され、選択セル１２２にリセット電流が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００６９】
選択セル１２２とビット線ＢＬ１２及びワード線ＷＬ３２を共有しない非選択セル１３３、２３３が接続された非選択ワード線ＷＬ３３の電位は３．５Ｖに上昇される。この後、非選択ワード線ＷＬ３３はフローティングにしても良い。また、非選択セル１３３、２３３には、ダイオード５２の逆方向に電圧が印加される。したがって、期間Ｔ２において、非選択セル１３３、２３３にはリセットに十分な電流は流れず、非選択セル１３３、２３３はリセットされない。
【００７０】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と同じ層に設けられた非選択セル（第１の非選択セル）１１２、１３２には、期間Ｔ２において、そのダイオード５２の順方向に０．５Vが印加される。この電圧は抵抗変化素子５１とダイオード５２で分圧されるため、第１の非選択セル１１２、１３２のダイオード５２には、そのダイオード５２をオンさせる電圧は印加されず、非常に小さな電流しか流れない。したがって、第１の非選択セル１１２、１３２はリセットされない。
【００７１】
選択セル１２２とワード線ＷＬ３２を共有し、選択セル１２２と異なる層（図３において選択セル１２２を含むセルアレイ層の下層）に設けられた非選択セル（第２の非選択セル）２１２、２２２、２３２には、期間Ｔ２において、そのダイオード５２の逆方向に４．０Ｖが印加される。
【００７２】
第２の非選択セル２１２、２２２、２３２に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第２の非選択セル２１２、２２２、２３２はリセットされない。ダイオード５２の逆方向電圧に４．０Vが印加された場合、第２の非選択セル２１２、２２２、２３２に流れる電流は、例えば５０ｎＡ程度である。
【００７３】
そして、例えば、第２の非選択セル及びそれに接続された非選択ビット線が１０２４個設けられている場合には、選択ワード線ＷＬ３２から５０μＡ程度の電流を下層へと吸い出す能力が生じる。
【００７４】
例えば、リセット電流が１００μＡの場合、その約５０％を下層へと吸い出すことができるので、選択ワード線ＷＬ３２での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル１２２のドライバからの距離依存性を緩和することができ、選択ワード線ＷＬ３２上でのビットアドレスによらない均一なリセット動作が可能となる。
【００７５】
下層へと電流を吸い出す能力は、下層の非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３に与える電位Ｖｕｂ２で制御することができる。
【００７６】
図５（ａ）〜（ｅ）の具体例では、Ｔ２〜Ｔ３の期間、第２の非選択セル２１２、２２２、２３２にそれぞれ接続された非選択ビット線ＢＬ２１、ＢＬ２２、ＢＬ２３の電位Ｖｕｂ２を負電位としている。これにより、その他の電位の最大値を４Ｖ程度に抑えたまま、第２の非選択セル２１２、２２２、２３２のダイオード５２に４Ｖの逆方向電圧を印加して、第２の非選択セル２１２、２２２、２３２を通じた選択ワード線ＷＬ３２から下層への電流の吸い出しを行うことができる。
【００７７】
次に、選択セル１２２のリセット時における、選択ビット線ＢＬ１２での寄生抵抗（図６に模式的に符号７２で表す）による電圧降下を緩和する実施形態について説明する。
【００７８】
図６は、選択ビット線ＢＬ１２を挟む上下のセルアレイの一部の回路図である。
【００７９】
メモリセル３２１の抵抗変化素子５１の一端はワード線ＷＬ４１に接続されている。メモリセル３２１のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ１２との間に接続されている。メモリセル３２１のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ４１に向かう方向を順方向としている。
【００８０】
メモリセル３２２の抵抗変化素子５１の一端はワード線ＷＬ４２に接続されている。メモリセル３２２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ１２との間に接続されている。メモリセル３２２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ４２に向かう方向を順方向としている。
【００８１】
メモリセル３２３の抵抗変化素子５１の一端はワード線ＷＬ４３に接続されている。メモリセル３３２のダイオード５２は、抵抗変化素子５１の他端とビット線ＢＬ１２との間に接続されている。メモリセル３３２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ４３に向かう方向を順方向としている。
【００８２】
メモリセル１２１の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２１のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３１との間に接続されている。メモリセル１２１のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３１に向かう方向を順方向としている。
【００８３】
メモリセル１２２の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２２のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３２との間に接続されている。メモリセル１２２のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３２に向かう方向を順方向としている。
【００８４】
メモリセル１２３の抵抗変化素子５１の一端はビット線ＢＬ１２に接続されている。メモリセル１２３のダイオード５２は、抵抗変化素子５１の他端とワード線ＷＬ３３との間に接続されている。メモリセル１２３のダイオード５２は、ビット線ＢＬ１２からワード線ＷＬ３３に向かう方向を順方向としている。
【００８５】
メモリセル３２１、３２２、３２３、１２１、１２２、１２３は、ビット線ＢＬ１２を共有している。そのビット線ＢＬ１２を境にして上層のメモリセル３２１、３２２、３２３と、下層のメモリセル１２１、１２２、１２３とでは、ダイオード５２の向きが逆になっている。
【００８６】
すなわち、メモリセル３２１、３２２、３２３のダイオード５２は、ビット線ＢＬ１２よりも上層に向かう方向を順方向とし、メモリセル１２１、１２２、１２３のダイオード５２は、ビット線ＢＬ１２よりも下層に向かう方向を順方向としている。
【００８７】
図７（ａ）〜（ｅ）は、選択セル１２２のリセット時における電位印加のタイミングチャートである。図７（ａ）〜（ｅ）に示す各電位は、図１に示す制御回路４０の制御に基づいて、ビット線ドライバ３０やワード線ドライバ２０から与えられる。
【００８８】
図７（ａ）は、選択ビット線ＢＬ１２に与える電位Ｖｓｅｌを表す。
図７（ｂ）は、選択ワード線ＷＬ３２に与える電位Ｖｓｓｒｏｗを表す。
図７（ｃ）は、非選択ビット線ＢＬ１３に与える電位Ｖｕｂを表す。
図７（ｄ）は、非選択ワード線ＷＬ３１及び非選択ワード線ＷＬ３３に与える電位Ｖｕｘ１を表す。
図７（ｅ）は、非選択ワード線ＷＬ４１、ＷＬ４２、ＷＬ４３に与える電位Ｖｕｘ２を表す。
【００８９】
図７（ａ）〜（ｅ）のタイミングチャートにおいても、時間軸（横軸）を、Ｔ０〜Ｔ４の５つの期間に分けている。
【００９０】
期間Ｔ０では、電位Ｖｓｅｌ、Ｖｓｓｒｏｗ、Ｖｕｂ、Ｖｕｘ１、Ｖｕｘ２は、０Ｖである。
【００９１】
期間Ｔ１で、Ｖｓｅｌ及びＶｓｓｒｏｗは４Ｖに上昇され、Ｖｕｂは０．５Ｖに上昇され、Ｖｕｘ１は３．５Ｖに上昇され、Ｖｕｘ２は８Ｖに上昇される。
【００９２】
期間Ｔ２では、Ｖｓｓｒｏｗは０Ｖに下げられる。
【００９３】
期間Ｔ３では、Ｖｓｅｌ及びＶｕｘ２が０Ｖに下げられる。
【００９４】
期間Ｔ４では、Ｖｕｂ及びＶｕｘ１が０Ｖに下げられる。
【００９５】
選択セル１２２にリセット電圧（４Ｖ）が印加されるのはＴ２の期間のみである。期間Ｔ２では、選択セル１２２にのみ、そのダイオード５２の順方向にダイオード５２をオンさせる以上の電圧が印加され、選択セル１２２にリセット電流が流れる。これにより、選択セル１２２の抵抗変化素子５１が低抵抗状態（セット状態）から高抵抗状態（リセット状態）に変化する。
【００９６】
選択セル１２２と同じ層でビット線ＢＬ１２を共有する非選択セル（第１の非選択セル）１２１、１２３には、期間Ｔ２において、そのダイオード５２の順方向に０．５Vが印加される。この電圧は抵抗変化素子５１とダイオード５２で分圧されるため、第１の非選択セル１２１、１２３のダイオード５２には、そのダイオード５２をオンさせる電圧は印加されず、非常に小さな電流しか流れない。したがって、第１の非選択セル１２１、１２３はリセットされない。
【００９７】
選択セル１２２とビット線ＢＬ１２及びワード線ＷＬ３２を共有しない非選択セル１３３、３３３が接続された非選択ビット線ＢＬ１３の電位は０．５Ｖにされる。この後、非選択ビット線ＢＬ１３はフローティングにしても良い。また、非選択セル１３３、３３３には、ダイオード５２の逆方向に電圧が印加される。したがって、期間Ｔ２において、非選択セル１３３、３３３にはリセットに十分な電流は流れず、非選択セル１３３、３３３はリセットされない。
【００９８】
選択セル１２２とビット線ＢＬ１２を共有し、選択セル１２２と異なる層（図６において選択セル１２２を含むセルアレイ層の上層）に設けられた非選択セル（第２の非選択セル）３２１、３２２、３３３には、期間Ｔ２において、そのダイオード５２の逆方向に４．０Ｖが印加される。
【００９９】
第２の非選択セル３２１、３２２、３３３に流れる電流は、ダイオード５２の逆方向電流となり、非常に小さな電流となる。したがって、第２の非選択セル３２１、３２２、３３３はリセットされない。ダイオード５２の逆方向電圧に４．０Vが印加された場合、第２の非選択セル３２１、３２２、３３３に流れる電流は、例えば５０ｎＡ程度である。
【０１００】
しかし、セルアレイのサイズが大きく、第２の非選択セル及びそれに接続された非選択ワード線が例えば１０２４個設けられている場合には、第２の非選択セル３２１、３２２、３３３を通じて選択ビット線ＢＬ１２に５０μＡ程度の電流を供給する能力が生じる。
【０１０１】
図６において、太線の実線矢印はリセット動作時に選択セル１２２に流れる電流を表し、破線矢印はリセット動作時に第２の非選択セル３２１、３２２、３３３に流れる電流を表す。リセット動作時、第２の非選択セル３２１、３２２、３３３に流れる電流の方向は、選択セル１２２に流れる電流の方向と同じであり、第２の非選択セル３２１、３２２、３３３を通じて選択ビット線ＢＬ１２に電流が供給され、選択ビット線ＢＬ１２での電圧降下を大きく緩和することができる。この結果、リセット対象の選択セル１２２のドライバからの距離依存性を緩和することができ、選択ビット線ＢＬ１２上でのビットアドレスによらない均一なリセット動作が可能となる。
【０１０２】
第２の非選択セル３２１、３２２、３３３を通じた電流供給能力は、非選択ワード線ＷＬ４１、ＷＬ４２、ＷＬ４３に与える電位Ｖｕｘ２で制御することができる。
【０１０３】
すなわち、図１に示す制御回路４０は、リセット時、選択セル１２２と同じ層で選択ビット線ＢＬ１２に接続された第１の非選択セル１２１、１２３にそれぞれ接続された下層の非選択ワード線ＷＬ３１、ＷＬ３３に与える電位Ｖｕｘ１と、選択セル１２２及び第１の非選択セル１２１、１２３とは異なる層で選択ビット線ＢＬ１２に接続された第２の非選択セル３２１、３２２、３２３にそれぞれ接続された上層の非選択ワード線ＷＬ４１、ＷＬ４２、ＷＬ４３に与える電位Ｖｕｘ２と、を独立に設定し、異ならせることができる。
【０１０４】
また、実施形態によれば、メモリセルに対する電圧印加方向を変えることで状態を切り替える、いわゆるバイポーラ動作するメモリセルに対しても適用可能である。すなわち、選択セルに動作電流を流すときに、その動作電流が流れる方向と同じ方向に、選択セルの下層の非選択セルを通じて電流が吸い出される、または選択セルの上層の非選択セルから電流が供給されることで、配線抵抗による電圧降下を緩和することができる。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１０…メモリセルアレイ、２０…ワード線ドライバ、３０…ビット線ドライバ、４０…制御回路、５１…抵抗変化素子、５２…ダイオード、１００…半導体基板
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に３次元配列された複数のメモリセルであって、抵抗変化素子と、前記抵抗変化素子に直列接続されたダイオードと、をそれぞれが有する複数のメモリセルと、
前記メモリセルを介在させて三層以上積層された複数の配線と、
前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて、前記選択セルのダイオードの順方向に電流を流して、前記選択セルの抵抗変化素子の抵抗をセット状態から前記セット状態よりも高抵抗のリセット状態に変化させ、
且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を、前記選択セルに流れる電流と同じ方向であって前記非選択セルのダイオードの逆方向に流す制御回路と、
を備えた半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に３次元配列された複数のメモリセルと、
前記メモリセルを介在させて三層以上積層された複数の配線と、
前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す制御回路と、
を備えた半導体記憶装置。
【請求項３】
前記メモリセルは、
前記状態として抵抗を変化させる抵抗変化素子と、
前記抵抗変化素子に直列接続されたダイオードと、
を有する請求項２記載の半導体記憶装置。
【請求項４】
前記選択セルには前記選択セルのダイオードの順方向に電流が流れて前記選択セルの抵抗が変化し、前記非選択セルには前記非選択セルのダイオードの逆方向に前記選択セルに流れる電流よりも小さな電流が流れる請求項３記載の半導体記憶装置。
【請求項５】
３次元配列された複数のメモリセルと、
前記メモリセルを介在させて三層以上積層された複数の配線と、
前記複数のメモリセルの中から選択された選択セルを挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルと同じ層で前記選択セルと共有する配線に接続された第１の非選択セルを挟む一対の配線間に与える電位と、前記選択セル及び前記第１の非選択セルとは異なる層で前記選択セル及び前記第１の非選択セルと共有する前記配線に接続された第２の非選択セルを挟む一対の配線間に与える電位と、を異ならせる制御回路と、
を備えた半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に３次元配列された複数のメモリセルであって、抵抗変化素子と、前記抵抗変化素子に直列接続されたダイオードと、をそれぞれが有する複数のメモリセルと、
前記メモリセルを介在させて三層以上積層された複数の配線と、
前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて、前記選択セルのダイオードの順方向に電流を流して、前記選択セルの抵抗変化素子の抵抗をセット状態から前記セット状態よりも高抵抗のリセット状態に変化させ、
且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を、前記選択セルに流れる電流と同じ方向であって前記非選択セルのダイオードの逆方向に流す制御回路と、
を備えた半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に３次元配列された複数のメモリセルと、
前記メモリセルを介在させて三層以上積層された複数の配線と、
前記複数のメモリセルの中から選択された選択セルを前記半導体基板に対して垂直方向に挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルとは異なる層で前記選択セルと共有された配線に接続された非選択セルを挟む一対の配線間にも電位差を与えて、前記非選択セルに、前記選択セルに流れる電流よりも小さな電流を前記選択セルに流れる電流と同じ方向に流す制御回路と、
を備えた半導体記憶装置。
【請求項３】
前記メモリセルは、
前記状態として抵抗を変化させる抵抗変化素子と、
前記抵抗変化素子に直列接続されたダイオードと、
を有する請求項２記載の半導体記憶装置。
【請求項４】
前記選択セルには前記選択セルのダイオードの順方向に電流が流れて前記選択セルの抵抗が変化し、前記非選択セルには前記非選択セルのダイオードの逆方向に前記選択セルに流れる電流よりも小さな電流が流れる請求項３記載の半導体記憶装置。
【請求項５】
３次元配列された複数のメモリセルと、
前記メモリセルを介在させて三層以上積層された複数の配線と、
前記複数のメモリセルの中から選択された選択セルを挟む一対の配線間に電位差を与えて前記選択セルに状態を変化させる電流を流し、且つ前記選択セルと同じ層で前記選択セルと共有する配線に接続された第１の非選択セルを挟む一対の配線間に与える電位と、前記選択セル及び前記第１の非選択セルとは異なる層で前記選択セル及び前記第１の非選択セルと共有する前記配線に接続された第２の非選択セルを挟む一対の配線間に与える電位と、を異ならせる制御回路と、
を備えた半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１１４７０７（Ｐ２０１３−１１４７０７Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５８６８２（Ｐ２０１１−２５８６８２）
【出願日】平成２３年１１月２８日（２０１１．１１．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２８日（２０１１．１１．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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