半導体記憶装置
【課題】データの誤読み出しを防止することが出来る半導体記憶装置を提供すること。
【解決手段】データを保持可能なメモリセルＭＣが行及び列に沿って設けられ、前記データの読み出し単位とされるブロックが第１方向に沿って複数形成されたストライプＳＴＰと、前記ブロックが形成された直下に各々が設けられ、前記データを読み出すセンスアンプＳＡと、前記第１方向に沿って前記ストライプを貫通するように形成され、前記ブロックから読み出された前記データを前記センスアンプＳＡに転送するグローバル信号線と、前記センスアンプが配置された各々のエリアと複数の前記ブロックのうち前記データの読み出し対象とされた前記ブロックとの位置関係に応じて各々の前記センスアンプに流すリファレンス電流の値を制御する制御部とを具備する。
【解決手段】データを保持可能なメモリセルＭＣが行及び列に沿って設けられ、前記データの読み出し単位とされるブロックが第１方向に沿って複数形成されたストライプＳＴＰと、前記ブロックが形成された直下に各々が設けられ、前記データを読み出すセンスアンプＳＡと、前記第１方向に沿って前記ストライプを貫通するように形成され、前記ブロックから読み出された前記データを前記センスアンプＳＡに転送するグローバル信号線と、前記センスアンプが配置された各々のエリアと複数の前記ブロックのうち前記データの読み出し対象とされた前記ブロックとの位置関係に応じて各々の前記センスアンプに流すリファレンス電流の値を制御する制御部とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、読み出し対象とされるメモリセルの位置に応じてセンスアンプに流すリファレンス電流を可変とする半導体記憶装置に関する。
【背景技術】
【０００２】
データの読み出し時、選択されるブロックによってセンスアンプまでの距離が変化する。すなわち、読み出し対象とされるメモリセルの位置によって接続されるビット線の配線抵抗が可変となる。
【０００３】
このため、メモリセルが同一のデータを保持した場合であっても、配線抵抗の長さに起因した電圧降下が生じ、誤ったデータ読み出しをしてしまう。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】”512Mb PROM with 8 Layers of Antifuse/Diode Cells”, ISSCC Dig. Tech. Papers, Paper 16.4, Matthew Crowley et al. Feb 2003
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、データの誤読み出しを防止することが出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置によれば、データを保持可能なメモリセルが行及び列に沿って設けられ、前記データの読み出し単位とされるブロックが第１方向に沿って複数形成されたストライプと、前記ブロックが形成された直下に各々が設けられ、前記データを読み出すセンスアンプと、前記第１方向に沿って前記ストライプを貫通するように形成され、前記ブロックから読み出された前記データを前記センスアンプに転送するグローバル信号線と、前記センスアンプが配置された各々のエリアと複数の前記ブロックのうち前記データの読み出し対象とされた前記ブロックとの位置関係に応じて各々の前記センスアンプに流すリファレンス電流の値を制御する制御部とを具備する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る半導体記憶装置の概念図。
【図２】図２は、第１の実施形態に係る半導体記憶装置からデータが読み出される様子を示した概念図。
【図３Ａ】図３Ａは、第１の実施形態に係るベイを示した平面図。
【図３Ｂ】図３Ｂは、第１の実施形態に係るベイの直下に設けられた周辺回路の平面図。
【図３Ｃ】図３Ｃは、図３Ｂの拡大図。
【図４】図４は、第１の実施形態に係るメモリセルの斜視図。
【図５】図５は、第１の実施形態に係るメモリセルアレイの回路例。
【図６】図６は、第１の実施形態に係るメモリセルの状態分布。
【図７】図７は、第１の実施形態に係るブロック、グローバル信号線、及びセンスアンプの接続を示した概念図。
【図８】図８は、第１の実施形態に係るブロック、グローバル信号線、及びセンスアンプの接続を示した回路例。
【図９】図９は、第１の実施形態に係るブロック、グローバル信号線、及びセンスアンプの接続を示した回路図。
【図１０】図１０は、第１の実施形態に係るブロックとそのブロックの配置位置に応じて可変とされたリファレンス電流を生成するリファレンス電流生成回路との概念図。
【図１１】図１１は、第１の実施形態に係るブロックとそのブロックの配置位置に応じて可変とされたリファレンス電流との概念図。
【発明を実施するための形態】
【０００８】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
[第１の実施形態]
本実施形態では、メモリセルに抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を使用した場合を一例として挙げる。ＲｅＲＡＭは、抵抗値の高低で“０”または“１”いずれかのデータを保持する。メモリセルのデータを読み出す際には、メモリセルの抵抗と配線の寄生抵抗を合わせた抵抗値を読むことになるが、読み出し対象とされるメモリセルとメモリセルのデータを読み出すセンスアンプとの距離（配線長）が長くなると、これに応じて配線の寄生抵抗が大きくなる。これは、データを誤読み出しする原因となる。本実施形態に係る半導体記憶装置は、これに鑑み、読み出し対象とされるメモリセルが配置される位置に応じて、センスアンプ内に流れるリファレンス電流を可変とするものである。これにより、メモリセルが配置される位置によって生じるデータの誤読み出しを防ぐ。
１．全体構成例について
図１は、本実施形態に係る半導体記憶装置の平面図であり、チップ全体を表した概念図である。図１に示すように、半導体記憶装置は、例えばメモリセルアレイ１、第１ストライプバッファＳＢ２（stripe buffer）、ページレジスタＰＲ３（Page resister）、第２ストライプバッファＳＢ４（stripe buffer）、及び（図示せぬ）グローバルロウデコーダＧＲＤ５(Grobal row decoder)を備える。
【００１０】
＜メモリセルアレイ１＞
メモリセルアレイ１は、複数のベイＢ（例えばベイＢ０〜ベイＢ７）を備える。これらベイＢ０〜ベイＢ７の各々は、２つのストライプで形成される。例えばベイＢ０にはストライプＳＴＰ０、ストライプＳＴＰ１が設けられ、ベイＢ１には、ストライプＳＴＰ２、ストライプＳＴＰ３が形成され、同様にベイＢ７には、ストライプＳＴＰ１４、ストライプＳＴＰ１５が形成される。なお、ベイＢ０〜ベイＢ７を区別しない場合には、単にベイＢと呼び、同様にストライプＳＴＰ０〜ストライプＳＴＰ１５を区別しない場合には単にストライプＳＴＰと呼ぶ。
【００１１】
このストライプＳＴＰは、複数のブロックＢＬＫ（たとえば３２個）によって形成され、各々のブロックＢＬＫには複数のメモリセルＭＣが形成される。このメモリセルＭＣは、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬとの交点に設けられる。このブロックＢＬＫ内には、例えば６４本のビット線ＢＬ及び例えば１２８本のワード線ＷＬが形成される。なお、メモリセルＭＣの詳細については後述する。
【００１２】
＜第１ストライプバッファＳＢ２＞
第１ストライプバッファＳＢ２は、上記ストライプＳＴＰに対応して設けられる。第１ストライプバッファＳＢ２は、ストライプＳＴＰから読み出されたデータを、一端保持し、その後、このデータを後段に配置されるページレジスタＰＲ３に転送する。またページレジスタＰＲ３から転送された書き込みデータを、対応するストライプＳＴＰに転送する。
【００１３】
＜ページレジスタＰＲ３＞
ページレジスタＰＲ３は、第１ストライプバッファＳＢ２及び第２ストライプバッファＳＢ４からそれぞれ転送された読み出しデータを一端保持し、このデータにつき外部端子を介して図示せぬホスト（host）へと転送する。また、ページレジスタＰＲ３は、外部端子を介して図示せぬホスト（host）から転送された書き込みデータを第１ストライプバッファＳＢ２及び第２ストライプバッファＳＢ３に転送する。なお、ページレジスタＰＲ３は、例えば２×２１０＋１２８＝２１７６×８ｂｉｔ（＝１７４０８Ｂｉｔ）のデータを保持可能とする。
【００１４】
＜第２ストライプバッファＳＢ４＞
第２ストライプバッファＳＢ４は、上記第１ストライプバッファＳＢ２と同様、ストライプＳＴＰに対応して設けられる。第２ストライプバッファＳＢ４は、ストライプＳＴＰから読み出されたデータを、一端保持し、その後、このデータをページレジスタＰＲ３に転送する。またページレジスタＰＲ３から転送された書き込みデータを、対応するストライプＳＴＰに転送する。
【００１５】
なお後述するが、ベイＢの直下には対応する複数の周辺回路が形成される。具体的には、センスアンプ、ロウデコーダ、ワード線ドライバ、及びビット線ドライバなどである。
【００１６】
次に、図２を用いて、センスアンプＳＡによって読み出されたデータが上記バッファ及びレジスタを介して外部機器に出力される概念図を示す。図２は、メモリセルアレイに形成されたベイＢ０〜ベイＢ７からデータが読み出される概念図である。図示するように、一度の読み出しによって各ベイＢから６４ビットデータが読み出される。つまり本実施形態に係る半導体記憶装置は、ベイＢが８個設けられていることから、一度の読み出しで５１２Ｂｉｔ（８ベイＢ×６４）のデータが読み出される。この読み出しを３４回繰り返すと５１２Ｂｉｔ×３４＝１７４０８Ｂｉｔのデータが読み出される。すなわち３４回の読み出しを行なった後、ページレジスタＰＲ３を介して外部へと読み出される。この読み出しでは、各ベイＢ内に設けられた、いずれか１つのブロックＢＬＫが読み出し対象とされ、このブロックＢＬＫから６４Ｂｉｔデータが外部へと読み出される。
【００１７】
＜ベイＢの詳細な構成について＞
次に、図３Ａ〜図３Ｃを用いて上述したベイＢ及びその下層に設けられた周辺回路の詳細な構成について説明する。図３Ａは、一例としてベイＢ０の詳細を示した平面図であり、図３Ｂは、ベイＢ０の下層に位置するワード線ドライバ、ビット線ＢＬドライバなどを示した周辺回路の平面図であり、図３Ｃは、図３Ｂの拡大図である。以下、ベイ０に着目して説明する。
【００１８】
上述したように、図３Ａに示すようにベイＢ０内にストライプＳＴＰ０、及びストライプＳＴＰ１が設けられる。また、これら各々のストライプＳＴＰ０、１には、複数のブロックＢＬＫが設けられる。具体的には、ストライプＳＴＰ０には、ブロックＢＬＫ０〜ＢＬＫ３１、及びリダンダンシＲＤ０〜リダンダンシ３ＲＤ（ＲＤ ＢＬＫと表記）が設けられ、ストライプＳＴＰ１には、ブロックＢＬＫ３２〜ブロックＢＬＫ６３、及びリダンダンシＲＤ４〜リダンダンシＲＤ７（ＲＤ ＢＬＫと表記）が設けられる。
【００１９】
例えば、このストライプＳＴＰ０内のブロックＢＬＫ０、ＢＬＫ１とでワード線ＷＬを共有し、ブロックＢＬＫ２、ブロックＢＬＫ３とでワード線ＷＬを共有する。すなわちブロックＢＬＫ２ｎ（０≦ｎ≦１５）、ブロックＢＬＫ（２ｎ＋１）とでワード線ＷＬを共有する。これは、ストライプＳＴＰ１〜ストライプＳＴＰ１５についても同様である。なお、ブロックＢＬＫ０及びブロックＢＬＫ１でワード線ＷＬを共有する場合、ブロックＢＬＫ１及びブロックＢＬＫ２でワード線ＷＬを供給する場合、の両方のケースがある。すなわち、あるブロックＢＬＫに注目すると、その着目しているブロックＢＬＫを貫通するワード線ＷＬのうち半分は左隣りのブロックＢＬＫと共有され、残り半分のワード線ＷＬは右隣りのブロックＢＬＫと共有される。
【００２０】
また、ベイＢ０において、ブロックＢＬＫ０とブロックＢＬＫ３２とでビット線ＢＬを共有し、ブロックＢＬＫ１とブロックＢＬＫ３３とでビット線ＢＬを共有する。すなわち、ブロックＢＬＫｎと（０≦ｎ≦３１）ブロックＢＬＫ（ｎ＋３２）とでビット線ＢＬを共有する。更に、ブロックＢＬＫ３２と隣接するストライプＳＴＰ４内のブロックＢＬＫ０とでビット線ＢＬを共有し、ブロックＢＬＫ０と隣接するストライプＳＴＰ９内のブロックＢＬＫ３２とビット線ＢＬを共有する。
【００２１】
一例としてブロックＢＬＫ０に着目する。ブロックＢＬＫ０内には複数のメモリセルＭＣが形成される。これらメモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでいる。ダイオードＤＤのカソードはワード線ＷＬに接続され、ダイオードＤＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、及び保護層が順次積層された構造を備えている。また、ブロックＢＬＫ１〜ＢＬＫ６３の構成もブロックＢＬＫ０と同様であるため説明を省略する。なお、このメモリセルＭＣの詳細については後述する。
【００２２】
＜周辺回路の平面図＞
次に、図３Ｂを用いて上記ブロックＢＬＫ（メモリセルＭＣ）が形成されるレイヤーの下層に配置される周辺回路について説明する。ここでは、ブロックＢＬＫ０〜ブロックＢＬＫ３の下層に配置される周辺回路に着目する。図３Ｂに示すように周辺回路の一例として、メモリセルＭＣの下層にはワード線ＷＬドライバ０〜ワード線ＷＬドライバ３、ビット線ＢＬドライバ０〜ビット線ＢＬドライバ３、ビット線ＢＬドライバ０´〜ビット線ＢＬドライバ３´、Ｃｏｌ ｍｕｘ０〜Ｃｏｌ ｍｕｘ３が形成される。これら周辺回路は、Ｍ１層以下（metal 1）に形成され、後述するグローバル信号線（GSELBt線）は、Ｍ２層（metal 2 > metal 1）に形成される。すなわち、メモリセルＭＣが設けられたベイＢはＭ１層とＭ２層との中間に位置するように形成される。
【００２３】
図３Ｂに示すように、ワード線ＷＬドライバ０〜ワード線ＷＬドライバ３は、ワード線ＷＬ方向に沿って形成され、ビット線ＢＬ方向に沿ってビット線ＢＬドライバが形成される。また１つのワード線ドライバＷＬによって互いに隣接するブロックＢＬＫを選択する。例えば、ブロックＢＬＫ１は、ワード線ＷＬドライバ１及びワード線ＷＬドライバ２で選択され、ブロックＢＬＫ２は、ワード線ＷＬドライバ２及びワード線ＷＬドライバ３で選択される。以下同様である。なお、一番端に形成された、例えばワード線ＷＬドライバ０などはブロックＢＬＫ０のみを選択する。
【００２４】
更に、ビット線ＢＬドライバについては、２つのビット線ＢＬドライバによって１つのブロックＢＬＫが選択される。例えば、ビット線ＢＬドライバ０及びビット線ＢＬドライバ０´が、ブロックＢＬＫ０を選択する。なお、ベイＢ内で選択されるブロックＢＬＫは１つである。このため、例えば、選択されたブロックＢＬＫ１からデータを読み出す際には、この選択ブロックＢＬＫ１に対応するビット線ＢＬドライバ１及びビット線ＢＬドライバ１´によって６４本のビット線が選択される。
【００２５】
なお、図３ＢではブロックＢＬＫ０〜ブロックＢＬＫ３に対応する周辺回路について説明したが、ブロックＢＬＫ４〜ブロックＢＬＫ６３についても同様であるため、説明を省略する。また、ワード線ＷＬドライバ０〜ワード線ＷＬドライバ６３を区別しない場合には、単にワード線ＷＬドライバと呼び、また、ビット線ＢＬドライバ０〜ビット線ＢＬドライバ６３、ビット線ＢＬドライバ０´〜ビット線ＢＬドライバ６３´を区別しない場合にも単にビット線ＢＬドライバと呼ぶ。同様に、後述するセンスアンプＳＡ、及びＣｏｌ ｍｕｘについても、上記ブロックＢＬＫ０〜ブロックＢＬＫ６３に対応するようにそれぞれ６４個形成される。センスアンプＳＡ、及びＣｏｌ ｍｕｘ（Ｃｏｌ ｍｕｘと呼ぶこともある）を、必要に応じて第１のセンスアンプＳＡ〜第６３のセンスアンプＳＡ、及び第０のＣｏｌ ｍｕｘ〜第６３のＣｏｌ ｍｕｘと呼ぶが、６４個を区別しない場合には単にセンスアンプＳＡ、及びＣｏｌ ｍｕｘと呼ぶ。
【００２６】
次に、図３Ｂの拡大図である図３Ｃを用いて上記周辺回路について説明する。ここでは、例えばブロックＢＬＫ３の直下に位置する周辺回路に着目する。図示するように、ブロックＢＬＫ３の直下には、対応する第３のセンスアンプＳＡ、第３のラッチ回路ＬＡＴ（図中、ＰＲ ｌａｔｃｈと表記）、及び第３のＣｏｌ ｍｕｘがそれぞれ形成される。
【００２７】
図３Ｃに示すように、第３のセンスアンプＳＡ及び第３のラッチＬＡＴ回路はそれぞれ、上記ワード線ＷＬドライバ３及びワード線ＷＬドライバ４に挟まれるように形成される。Ｍ１層以下に形成される第３のセンスアンプＳＡは、Ｍ２層に形成されるグローバル信号線と図示せぬコンタクトプラグＣＰを介して電気的に接続され、ブロックＢＬＫ０〜ブロックＢＬＫ６３のうち選択されたいずれか１つのブロックＢＬＫ内に形成されたメモリセルＭＣが保持する、例えば１ビットデータを読み出す。なお、グローバル信号線はメタル配線とされる。
【００２８】
第３のラッチＬＡＴ回路は、第３のセンスアンプＳＡが読み出したデータをラッチし、上述した複数のバッファを介して外部機器に出力し、また外部機器から供給された書き込みデータをラッチした後、第３のセンスアンプＳＡに供給する。なお、上記構成は、他のブロックＢＬＫについても同様である。つまり他のブロックＢＬＫにおいても、そのブロック内に、対応するセンスアンプＳＡ、及びラッチ回路ＬＡＴが形成される。すなわち、センスアンプＳＡについては、第６３のセンスアンプＳＡまで設けられ、ラッチＬＡＴ回路についても、第６３のラッチＬＡＴ回路まで設けられる。
【００２９】
＜メモリセルアレイの詳細＞
次に、図４を用いてブロックＢＬＫ内に形成されたメモリセルアレイの詳細な構成例について説明する。図４は、メモリセルアレイの一部領域の斜視図であり、メモリセルアレイが三次元的に構成された様子を示している。図示するように、本実施形態に係るメモリセルアレイは、半導体基板の基板面垂直方向（第３方向）に、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組（以下、メモリセルレイヤー）が、層間絶縁膜を介在して積層されても良い。本例では、１層のメモリセルレイヤーのみがブロックＢＬＫ内に形成されているものとして説明するが、複数層のメモリセルレイヤーが第３方向に積層されていても良い。
【００３０】
＜メモリセルアレイの回路図＞
次に、図５を用いて上記メモリセルアレイ１の回路例について説明する。上述したように、メモリセルアレイ１中にはブロックＢＬＫを貫通するように複数のビット線ＢＬとワード線ＷＬとが形成される。ブロックＢＬＫは前述の通り、例えば１２８本のビット線ＢＬと例えば２５６本のワード線ＷＬとを含む。つまり、あるブロックＢＬＫｉにはビット線ＢＬ（１２８ｉ）〜ビット線ＢＬ（１２８ｉ＋１２８）が形成される。但しｉ＝０〜ｎである。
【００３１】
また前述したように、ビット線ＢＬとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。
【００３２】
また上記ワード線ＷＬはワード線ＷＬドライバ接続され、ビット線ＢＬは、ビット線ＢＬドライバ、Ｃｏｌ ｍｕｘを介してセンスアンプＳＡに接続される。
【００３３】
＜メモリセルＭＣの電気特性＞
次に、図６を用いて上記メモリセルＭＣの電気特性について説明する。上述したようにメモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じて低抵抗状態と高抵抗状態とを取りうる。メモリセルＭＣは低抵抗状態で“１”を保持した状態であり、高抵抗状態で“０”データを保持した状態である。また抵抗値が、例えば１ｋ〜１０ｋΩの場合を低抵抗状態とし、抵抗値が、例えば１００ｋ〜１ＭΩの場合を高抵抗状態とする。
【００３４】
＜ベイＢの回路図＞
次に図７を用いて上述したベイＢの回路図について説明する。具体的には、Ｍ２層に配置されるグローバル信号線（図中、ＧＳＥＬＢｔ＜０：３１＞またはＧＳＥＬＢｂ＜０：３１＞、以下、‘グローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）’と呼び、区別しない場合には、単にグローバル信号線（ＧＳＥＬＢ）と呼ぶ）、Ｍ１層に配置されるセンスアンプＳＡ、Ｍ１層とＭ２層との間に形成されるブロックＢＬＫ、グローバル信号線とセンスアンプＳＡとを接続するコンタクトプラグＣＰ、及びグローバル信号線とビット線ＢＬとを接続するコンタクトプラグＣＰについて説明する。ここでは、一例としてベイＢ０に着目して説明する。すなわち、ストライプＳＴＰ０、ストライプＳＴＰ１に着目する。
【００３５】
上述したように図７に示すように、ストライプＳＴＰ０はブロックＢＬＫ０〜ブロックＢＬＫ３１を備え、ストライプＳＴＰ１はブロックＢＬＫ３２〜ブロックＢＬＫ６３を備える。本実施形態では、太枠で囲ったブロックＢＬＫ４、及びブロックＢＬＫ３６に着目して説明する。また、他のブロックＢＬＫの構成については、ブロックＢＬＫ４、及びブロックＢＬＫ３６と同様であることから説明を省略する。
【００３６】
図示するように、例えば１２８本のビット線ＢＬがブロックＢＬＫ４内を貫通（ブロックＢＬＫ３６内も貫通）する。上述したが、１ブロックＢＬＫから１度に読み出すデータは６４Ｂｉｔであるため、読み出し時に使用されるビット線は６４本とされる。つまり、これらブロックＢＬＫ４及びブロックＢＬＫ３６をそれぞれ貫通する１２８本のビット線ＢＬのうち、３２本のビット線ＢＬは図示せぬコンタクトプラグＣＰ及びＳＥＬＢｔ線、Ｃｏｌ ｍｕｘを介してグローバル信号線（図中、ＧＳＥＬＢｔ＜０：３１＞）と電気的に接続される。ここで、３２本のビット線ＢＬにそれぞれ接続されるコンタクトプラグＣＰ及びＳＥＬＢｔ線を纏めて単にＳＥＬＢｔ線と呼ぶ。このＳＥＬＢｔ線はグローバル信号線に対し、ローカル信号線として機能する。
【００３７】
次いで、６４本のうち、残りの３２本のビット線ＢＬについても、図示せぬコンタクトプラグＣＰ及びＳＥＬＢｂ線、Ｃｏｌ ｍｕｘを介してグローバル信号線（図中、ＧＳＥＬＢｂ＜０：３１＞）と電気的に接続される。ここで、残りの３２本のビット線ＢＬに接続された図示せぬコンタクトプラグＣＰ及びＳＥＬＢｂ線を纏めて単にＳＥＬＢｂ線と呼ぶ。つまり、ビット線ＢＬを共有するブロックＢＬＫ４、ブロックＢＬＫ３６は、電気的にこれらＳＥＬＢｔ線及びＳＥＬＢｂ線を介してグローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）と接続される。また、ＳＥＬＢｂ線においても、ＳＥＬＢｔ線と同様、グローバル信号線に対しローカル信号線として機能する。
【００３８】
第４のセンスアンプＳＡは、コンタクトプラグＣＰ１を介してグローバル信号線（ＧＳＥＬＢｔ）と接続される。また、第３６のセンスアンプＳＡにおいても、コンタクトプラグＣＰ２を介してグローバル信号線（ＧＳＥＬＢｂ）と接続される。つまり、例えば第４のブロックＢＬＫからＳＥＬＢｔ線及びＳＥＬＢｂ線を介してグローバル信号線（ＧＳＥＬＢｔ,ＧＳＥＬＢｂ）に読み出されたデータは、コンタクトプラグＣＰ１、及びコンタクトプラグＣＰ２を介して、第４のセンスアンプＳＡ、第３６のセンスアンプＳＡなどを含む計６４個のセンスアンプＳＡにデータが転送される。
【００３９】
＜読み出し対象ブロックＢＬＫから各センスアンプＳＡまでの距離＞
次に、図7を用いて読み出し対象ブロックＢＬＫの保持データが第０のセンスアンプＳＡ〜第６３のセンスアンプＳＡによってセンスされまでに必要なグローバル信号線の配線長ｌについて説明する。配線長ｌの値は、読み出し対象とされたブロックＢＬＫの位置と、センスアンプＳＡの配置位置とで可変な値とされる。なおここでも、第４のブロックＢＬＫに着目して説明する。またなお、ＳＥＬＢｔ線とＳＥＬＢｂ線とは同一の長さとし、各センスアンプＳＡとグローバル信号線（ＧＳＥＬＢｔ,ＧＳＥＬＢｂ）とを接続する各コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２も同一の長さとする。
【００４０】
このようにしたとき、データの読み出し対象のブロックＢＬＫ４を中心として左右に１つずつブロックＢＬＫがずれる度に、そのブロックＢＬＫの直下に配置されたセンスアンプＳＡとこのブロックＢＬＫ４とを接続するグローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）の距離が一定間隔で長くなる。このグローバル信号線の配線長の長さを距離ｌ１とし、例えばブロックＢＬＫ４からセンスアンプＳＡまでの距離が長くなるにつれ、必要とされる距離ｌ１が一定間隔で増加する。なお、ストライプＳＴＰ０内のセンスアンプＳＡにおいて、ブロックＢＬＫ４から最も距離ｌ１が長くなるのは、第３１のセンスアンプＳＡであり、最も距離ｌ１が短くなるのは、ブロックＢＬＫ４の直下に配置された第４のセンスアンプＳＡである。また、１つのセンスアンプＳＡのズレに対し、増加する配線の長さ距離ｌ１をΔｌとすると、第３１のセンスアンプＳＡまでの配線長ｌ１は、それぞれΔｌ×（２７＋４）とされる。なお、ここで“＋４”とは、図３Ａで示したリダンダンシＲＤを４つ考慮に入れたためである。
【００４１】
なお、ストライプＳＴＰ１内に設けられた第３２のセンスアンプＳＡ〜第６３のセンスアンプＳＡについては、上記ストライプＳＴＰ０内の第０のセンスアンプＳＡ〜第３１のセンスアンプＳＡおいて、ＳＥＬＢｔ線及びグローバル信号線（ＧＳＥＬＢｔ）を、ＳＥＬＢｂ線及びグローバル信号線（ＧＳＥＬＢｂ）に置き換えれば良い。これは上述したように、ＳＥＬＢｂ線とＳＥＬＢｔ線とが同一の長さであり、また各第３２のセンスアンプＳＡ〜第６３のセンスアンプＳＡとグローバル信号線（ＧＳＥＬＢｂ）とをそれぞれ接続するコンタクトプラグＣＰも、上記ストライプＳＴＰ０におけるコンタクトプラグＣＰと同一の長さの為である。従って、例えば第３２のセンスアンプＳＡから、ブロックＢＬＫ４までの距離ｌ１は、第０のセンスアンプＳＡの場合と同一とされ、また例えば第６３のセンスアンプＳＡからブロックＢＬＫ４までの距離ｌ１は、第３１のセンスアンプＳＡの場合と同一とされる。
【００４２】
このように、読み出し対象ブロックＢＬＫと、センスアンプＳＡの配置位置とに応じて、グローバル信号線の配線長、すなわち配線長に応じた寄生抵抗が変化する。本実施形態では、このように変化する寄生抵抗に応じてセンスアンプＳＡに流れるリファレンス電流を補償する。この詳細については後述する。
【００４３】
＜回路の詳細例＞
次に、図８を用いて、図７で示した回路図の詳細を示す。ここでは、図７で示したストライプＳＴＰ０とストライプＳＴＰ１の一部に着目する。具体的には、ブロックＢＬＫ０〜ブロックＢＬＫ３、ブロックＢＬＫ１６、ブロックＢＬＫ３２〜ブロックＢＬＫ３５、及びブロックＢＬＫ４８について説明する。なお、他のブロックＢＬＫについても同様の回路となるため、説明を省略する。またなお、上記説明したグローバル信号線（ＧＳＥＬＢｔ）のうち、０〜１５Ｂｉｔまでの信号を伝送する信号線を第１グローバル信号線と呼び、残りの１６〜３１Ｂｉｔまでの信号を伝送する信号線を第２グローバル信号線と呼ぶ。まず、ブロックＢＬＫ０の領域について説明をする。
【００４４】
図８に示すように、ブロックＢＬＫ０の領域（図中、Ｂｌｏｃｋ＜０＞と表記）では、グローバル信号線の他、Ｍ１層以下に形成される第０のセンスアンプＳＡ、Ｃｏｌ ｍｕｘ１０−０（図３ＢのＣｏｌ ｍｕｘ０と同一）、ｎチャネル型ＭＯＳトランジスタ１１−０、及びｎチャネル型ＭＯＳトランジスタ１２−０が形成される。なおここでは、ビット線ＢＬドライバ、及びワード線ＷＬドライバについては省略する。
【００４５】
図８に示すように、Ｃｏｌ ｍｕｘ１０−０は、ノードＮ１でＳＥＬＢｂ線＜４７：３２＞と接続され、ノードＮ２でＳＥＬＢｔ線＜１５：０＞と接続される。ここで、ＳＥＬＢｂ線＜４７：３２＞とＣｏｌ ｍｕｘの一方の入力端との接続点をノードＮ１としたが、実際にはノードＮ１に接続されるＣｏｌ ｍｕｘ１０−０は１６個設けられ、これらＣｏｌ ｍｕｘ１０−０と接続される接続点は１６個存在する。すなわち、ノードＮ１０〜Ｎ１１５でＣｏｌ ｍｕｘ１０−０の各々は、ＳＥＬＢｂ線＜４７：３２＞と接続される。また、Ｃｏｌ ｍｕｘ１０−０の一方の入力端には、１６本のＳＥＬＢｔ線が入力される。これはＮ２についても同様であり、また全てのブロックＢＬＫ領域において共通する。すなわち、ノードＮ２０〜Ｎ２１５でＣｏｌ ｍｕｘ１０−０の各々は、ＳＥＬＢｂ線＜１５：０＞と接続される。
【００４６】
Ｃｏｌ ｍｕｘ１０−０の各々は、上述したＳＥＬＢｔ線＜１５：０＞またはＳＥＬＢｂ線＜４７：３２＞のいずれかを選択し、選択したいずれか信号線のうち１６ＢｉｔのデータをノードＮ３で接続された第１グローバル信号線（図中、Ｆｉｒｓｔ ＧＳＥＬＢｔ＜１５：０＞）に転送する。ここで、ノードＮ３としたがＣｏｌ ｍｕｘ１０−０は１６個設けられることから、ノードＮ１、Ｎ２と同様に実際には接続点は１６個存在する。すなわち、Ｃｏｌ ｍｕｘ１０−０の各々の出力端はノードＮ３０〜Ｎ３１５で第１グローバル信号線＜１５：０＞と接続され、ノードＮ３０〜Ｎ３１５を介して第１グローバル信号線に１６ｂｉｔデータを転送する。
【００４７】
ＭＯＳトランジスタ１１−０の電流経路の一端は１６本の信号線を含む第１グローバル信号線のうち０Ｂｉｔ目のデータを転送する信号線（図中、ＧＳＥＬＢｔ＜０＞）とノードＮ３０で接続され、他端はノードＮ４に接続される。ゲートにはこのＭＯＳトランジスタ１１−０をオン・オフする制御信号（後述する信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。ノードＮ４には信号線ＳＡ_ＯＵＴが接続され、このノードＮ４に流れる電流をリファレンス電流Ｉｒｅｆと比較することで第０のセンスアンプＳＡによってデータが読み出される。ＭＯＳトランジスタ１２−０の電流経路の一端はノードＮ４に接続され、他端はノードＮ５でグローバル信号線（ＧＳＥＬＢｂ＜１５：０＞）のうちのいずれか１本に接続され、ゲートにはこのＭＯＳトランジスタをオン・オフする制御信号（後述する信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。
【００４８】
次に、上記ブロックＢＬＫ０に隣接するブロックＢＬＫ１の領域（図中、Ｂｌｏｃｋ＜１＞と表記）における回路例について説明する。なお、ブロックＢＬＫ０の領域と同一の構成については説明を省略する。図８に示すように、ブロックＢＬＫ１の領域では、第１のセンスアンプＳＡ、Ｃｏｌ ｍｕｘ１０−１、ｎチャネル型ＭＯＳトランジスタ１１−１、及びｎチャネル型ＭＯＳトランジスタ１２−１が形成される。
【００４９】
１６個設けられたＣｏｌ ｍｕｘ１０−１の各々はノードＮ１´０−Ｎ１´１５でＳＥＬＢｂ線＜６３：４８＞と接続され、ノードＮ２´０−Ｎ２´１５でＳＥＬＢｔ線＜３２：１５＞の各々と接続される。すなわち、Ｃｏｌ ｍｕｘ１０−１の各々は、ＳＥＬＢｔ線＜６３：４８＞またはＳＥＬＢｂ線＜３１：１５＞のいずれかを選択し、選択したいずれか信号線のうち１６ＢｉｔのデータをノードＮ６０−ノードＮ６１５で接続された第２グローバル信号線（図中、Ｓｅｃｏｎｄ ＧＳＥＬＢｔ＜３１：１６＞）に転送する。
【００５０】
ＭＯＳトランジスタ１１−１の電流経路の一端は１６本の信号線を含む第１グローバル信号線のうち１Ｂｉｔ目のデータを転送する信号線（図中、ＧＳＥＬＢｔ＜１＞）とノードＮ３１で接続され、他端はノードＮ７に接続され、ゲートにはこのＭＯＳトランジスタ１１−１をオン・オフする制御信号（後述する信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。ノードＮ７には信号線ＳＡ_ＯＵＴが接続され、第１のセンスアンプＳＡがリファレンス電流Ｉｒｅｆを用いてこのノードＮ７に流れる電流をセンスする。ＭＯＳトランジスタ１２−１の電流経路の一端はノードＮ７に接続され、他端はノードＮ５でグローバル信号線（ＧＳＥＬＢｂ＜１５：０＞）のうちのいずれか１本に接続され、ゲートにはこのＭＯＳトランジスタ１２−１をオン・オフする制御信号（後述する信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。
【００５１】
上記、ブロックＢＬＫ０とブロックＢＬＫ１が設けられた領域におけるグローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）、及び周辺回路の回路例について説明したが、ブロックＢＬＫ２〜ブロックＢＬＫ１５、及びブロックＢＬＫ３２〜ブロックＢＬＫ４７についても同様の接続とされることから説明を省略する。また、ブロックＢＬＫ０〜ブロックＢＬＫ６３の領域の直下に形成されるＭＯＳトランジスタ１１−０〜ＭＯＳトランジスタ１１−６３を区別しない場合には、単にＭＯＳトランジスタ１１と呼び、同様にＭＯＳトランジスタ１２−０〜ＭＯＳトランジスタ１２−６３を区別しない場合には、単にＭＯＳトランジスタ１２と呼ぶ。更に、ＭＯＳトランジスタ１１−０、１１−１のゲートに供給される制御信号（信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）は、他のＭＯＳトランジスタ１１−２〜１１−６３についても同様に供給される。同様に、ＭＯＳトランジスタ１２−０、１２−１のゲートに供給される制御信号（信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）は、他のＭＯＳトランジスタ１２−２〜ＭＯＳトランジスタ１２−６３についても同様に供給される。
【００５２】
次に、ブロックＢＬＫ１６が設けられる領域における回路例について説明する。図示するように、ブロックＢＬＫ１６における領域では、グローバル信号線（ＧＳＥＬＢｔ）の他、Ｃｏｌ ｍｕｘ１０−１６、ｎチャネル型ＭＯＳトランジスタ１１−１６、ｎチャネル型ＭＯＳトランジスタ１２−１６、及び第１６のセンスアンプＳＡが設けられる。なお、上記構成と同様の内容については説明を省略する。
【００５３】
図８に示すように、ＭＯＳトランジスタ１１−１６の電流経路の一端は１６本の信号線を含む第２グローバル信号線のうち１７Ｂｉｔ目のデータを転送する信号線（図中、ＧＳＥＬＢｔ＜１６＞）とノードＮ６０で接続され、他端はノードＮ８に接続される。なお、ＭＯＳトランジスタ１１−１６の電流経路の一端とグローバル信号線（ＧＳＥＬＢｔ）との接続点をノードＮ６としたが、図８にも示すように第２グローバル信号線（ＧＳＥＬＢｔ）は１６本設けられる。つまり、第２グローバル信号線は、ＧＳＥＬＢｔ＜１６＞に加え、１８Ｂｉｔ目〜３２Ｂｉｔ目のデータを転送する信号線（図示せぬ、ＧＳＥＬＢｔ＜１７＞〜ＧＳＥＬＢｔ＜３１＞）も含み、これら信号線は、対応するいずれかブロックＢＬＫ１７〜ブロックＢＬＫ３１のＭＯＳトランジスタ１１−１７〜ＭＯＳトランジスタ１１−３１とノードＮ６１〜ノードＮ６１５で接続される。このＭＯＳトランジスタ１１−１６のゲートにはこのＭＯＳトランジスタ１１−１６をオン・オフする制御信号が供給される。ノードＮ８には信号線ＳＡ_ＯＵＴが接続され、第１６のセンスアンプＳＡノードＮ８の電流とリファレンス電流Ｉｒｅｆとを比較することでデータを読み出す。ＭＯＳトランジスタ１２−１６の電流経路の一端はノードＮ８に接続され、他端はノードＮ９で第３のグローバル信号線（ＧＳＥＬＢｂ＜１５：０＞）のうちのいずれか１本に接続され、ゲートにはこのＭＯＳトランジスタ１２−１６をオン・オフする制御信号が供給される。
【００５４】
上記では、ストライプＳＴＰ０に設けられた回路例について説明したが、ストライプＳＴＰ１についても同様の構成であるため、説明を省略する。つまり、ブロックＢＬＫ３２〜ブロックＢＬＫ４７が設けられたエリアにおける第３２のセンスアンプＳＡ〜第４７のセンスアンプＳＡの電流経路の一端には第３のグローバル信号線（図中、ＧＳＥＬＢｂ＜１５：０＞）が接続され、ブロックＢＬＫ４８〜ブロックＢＬＫ６１が設けられたエリアにおける第４８のセンスアンプＳＡ〜第６１のセンスアンプＳＡの電流経路の一端には第４のグローバル信号線（図中、ＧＳＥＬＢｂ＜３１：１６＞）が接続される。
【００５５】
＜具体的な読み出し経路の回路例＞
次に、上記構成において、メモリセルから、例えば第０のセンスアンプＳＡによってデータが読み出されるまでの詳細な回路図について説明する。すなわち、グローバル信号線（図中、ＧＳＥＬＢｔ＜１５：０＞）のうちのグローバル信号線（ＧＳＥＬＢｔ＜０＞）の電流が第０のセンスアンプＳＡによってセンスされる。
【００５６】
図９に示すように、第０のセンスアンプＳＡ、ｎチャネル型ＭＯＳトランジスタ１１−０、１２−０、１４−０、ｐチャネル型ＭＯＳトランジスタ１４−０、Ｃｏｌ ｍｕｘ１０−０、ビット線ＢＬドライバ０、ワード線ＷＬドライバ０、ワード線ＷＬドライバ０´、及びメモリセルＭＣを備える。
【００５７】
上述したように第０のセンスアンプＳＡの出力端にはノードＮ４が接続され、また第０のセンスアンプＳＡには信号ＢＬＰ及び信号ＳＡＥＮが入力される。また、第０のセンスアンプＳＡには、リファレンス電流Ｉｒｅｆが供給される。つまり、第０のセンスアンプＳＡはノードＮ４における電流とリファレンス電流Ｉｒｅｆとを比較して、メモリセルＭＣの保持データを読み出す。なお、このリファレンス電流Ｉｒｅｆについては後述する。ＭＯＳトランジスタ１２−０の電流経路の一端はノードＮ４に接続され、他端はノードＮ５に接続され、ゲートには信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡが入力される。ＭＯＳトランジスタ１１−０の電流経路の一端はノードＮ４に接続され、他端はグローバル信号線（図中、ＧＳＥＬＢｔ＜０＞と表記）に接続され、ゲートには信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡが入力される。
【００５８】
上述したようにＣｏｌ ｍｕｘ１０−０はＳＥＬＢｔ線＜０＞またはＳＥＬＢｂ線＜３２＞のいずれか信号線を選択し、１Ｂｉｔデータをグローバル信号線（ＧＳＥＬＢｔ＜０＞）に転送する。このＭＵＸ１０−０には信号ＥＮ_ＭＸ及び信号ＭＡＤが入力される。
【００５９】
ビット線ＢＬドライバ０、には信号ＥＮ_ＢＬ及び信号ＣＡＤが入力される。また、ビット線ＢＬドライバ０は、前述したＳＥＬＢｔ線＜０＞またはＳＥＬＢｔ線＜３２＞のうち１本を選択し、これを３２本のビット線ＢＬと接続する。次いで、前述の通り、ビット線ＢＬドライバ０´も、３２本のビット線ＢＬを選択する。これにより、１つのブロックＢＬＫから６４ビットデータが読み出される。
【００６０】
なお、ビット線ＢＬ毎にビット線ＢＬドライバが設けられていても良い。可変抵抗素子ＶＲの一端にはビット線ＢＬの他端が接続され、他端はダイオードＤＤのアノードに接続される。ダイオードＤＤのカソードはノードＮ１０でワード線ＷＬに接続され、このノードＮ１０はワード線ＷＬドライバの出力端に接続される。ワード線ＷＬドライバにはグローバルワード線ＷＬ（図中、Ｇｒｏｂａｌ ＷＬ）から転送された信号ＲＳＥＬが供給される。このワード線ＷＬドライバ０には更に信号ＸＳＥＬ（３１：０）が接続される。信号ＸＳＥＬ（３１：０）はノードＮ１１に接続される。なお、グローバルワード線ＷＬとは、ストライプＳＴＰ０を貫通するワード線ＷＬである。
【００６１】
ｐチャネル型ＭＯＳトランジスタ１３−０の電流経路の一端には信号ＶＵＸが供給され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＥＮ_ＷＬ＊ＬＲＡＤが供給される。またｎチャネル型ＭＯＳトランジスタ１４−０の電流経路の一端はノードＮ１１が接続され、電流経路の他端は接地され、ゲートには信号ＥＮ_ＷＬ＊ＬＲＡＤが供給される。
【００６２】
＜データの読み出し動作＞
次に、上記構成におけるデータの読み出し動作について簡単に説明する。まず、グローバルワード線ＷＬから転送された信号ＲＳＥＬによってワード線ＷＬドライバが選択されると、ワード線ＷＬドライバはノードＮ１０を介して、ワード線ＷＬの電位を“Ｈ”レベルとする。なお、この際、ビット線ＢＬは非選択状態、すなわち電位は“Ｌ”レベルのままである。
【００６３】
次いで、ビット線ＢＬをプリチャージすることで選択状態とする。つまり、第０のセンスアンプＳＡによって信号ＳＡＯＵＴを“Ｈ”レベルとする。この電圧が、ＭＯＳトランジスタ１１−０、グローバル信号線（ＧＳＥＬＢｔ）、Ｃｏｌ ｍｕｘ１０−０、及びＳＥＬＢ線を介してビット線ドライバ０に転送される。ビット線ドライバ０は転送された“Ｈ”レベルを選択したビット線ＢＬに供給する。これによって、ビット線ＢＬが“Ｈ”レベルとされる。
【００６４】
次いで、ワード線ドライバ０によってワード線ＷＬを選択状態にする。つまり、ＸＳＥＬ線を“Ｌ”レベルにすることで、ワード線ＷＬの電位をそれまでの“Ｈ”レベルから“Ｌ”レベルへと遷移させる。具体的には、信号ＥＮ＿ＷＬ＊ＬＲＡＤを“Ｈ”レベルとし、ノードＮ１１を接地させる。
【００６５】
仮に可変抵抗素子ＶＲの値が小さい場合、すなわち低抵抗状態であるとメモリセルＭＣにはＩｃｅｌｌ_ｏｎが流れる。つまり、この電流Ｉｃｅｌｌ_ｏｎがワード線ＷＬに流れる。すなわち電流Ｉｃｅｌｌ_ｏｎが、第０のセンスアンプＳＡ、ＭＯＳトランジスタ１１−０、グローバル信号線（ＧＳＥＬＢｂ）、Ｃｏｌ ｍｕｘ１０−０、ＳＥＬＢ線、ビット線ＢＬドライバ０、ビット線ＢＬ、メモリセルＭＣ、及びワード線ＷＬに流れる。第０のセンスアンプＳＡは、リファレンス電流ＩｒｅｆとノードＮ４に流れる電流Ｉｃｅｌｌ_ｏｎとを比較してメモリセルＭＣの保持データを読み出す。
【００６６】
また、仮に可変抵抗素子ＶＲの値が大きい場合、すなわちメモリセルＭＣが高抵抗状態であるとメモリセルＭＣにはＩｃｅｌｌ_ｏｆｆが流れる。第０のセンスアンプＳＡは、ノードＮ４に流れるＩｃｅｌｌ_ｏｆｆとリファレンス電流Ｉｒｅｆとを比較し、メモリセルＭＣの保持データを読み出す。次に、上記リファレンス電流Ｉｒｅｆを生成する回路構成について説明する。
【００６７】
＜リファレンス電流生成回路＞
本実施形態では、上記リファレンス電流Ｉｒｅｆの値をグローバル信号線の距離ｌ１（寄生抵抗）の長さに応じて制御するものである。以下、図１０を用いてその具体的構成について説明する。
【００６８】
図１０にブロックＢＬＫの配置位置とセンスアンプＳＡに供給するリファレンス電流Ｉｒｅｆを生成するリファレンス電流生成回路との構成を示す。図１０に示すように、ブロックＢＬＫ０〜ブロックＢＬＫ３１、リファレンス電流生成回路２０−０〜リファレンス電流生成回路２０−３、及び制御部４０が設けられている。なお、図１０中では電流Ｉｒｅｆ_ＢＡ０〜ＢＡ３が各ブロックＢＬＫに供給されるような記載とされているが、上述したように、実際はこれらブロックＢＬＫの直下に設けられたセンスアンプＳＡに電流Ｉｒｅｆ_ＢＡ０〜ＢＡ３が供給される。またなお、電流Ｉｒｅｆ_ＢＡ０〜ＢＡ３はそれぞれ異なる値とされ、これら電流値は後述する制御信号によって制御される。ここでは、ベイＢ０内に形成されたストライプＳＴＰ０に着目して説明する。
【００６９】
図示するように、例えばストライプＳＴＰ０内のブロックＢＬＫ０〜ブロックＢＬＫ３１を４つの領域に区分けする。つまり、ブロックＢＬＫ０〜ブロックＢＬＫ７を第０のブロックＢＬＫ領域とし、ブロックＢＬＫ８〜ブロックＢＬＫ１５を第１のブロックＢＬＫ領域とし、ブロックＢＬＫ１６〜ブロックＢＬＫ２３を第２のブロックＢＬＫ領域とし、ブロックＢＬＫ２４〜ブロックＢＬＫ３１を第３のブロックＢＬＫ領域と区分けする。
【００７０】
リファレンス電流生成回路２０−０は第０のブロックＢＬＫ領域に対応し、第０のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ０を供給する。リファレンス電流生成回路２０−０は、ｎチャネル型ＭＯＳトランジスタ３０−０、３２−０、及び３４−０、電流源３１−０、３３−０、３５−０、及び３６−０、並びにＮＯＲ回路３７−０、３８−０、及び反転器３９−０を備える。
【００７１】
ＭＯＳトランジスタ３０−０の電流経路の一端には、電流源３１−０から電流Ｉ１が供給され、電流経路の他端はノードＮ２０に接続され、ゲートにはＮＯＲ回路３７−０による演算結果が供給される。ＮＯＲ回路３７−０は信号Ｂｌｋ ａｒｅａ１、信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３をＮＯＲ演算する。ＭＯＳトランジスタ３２−０の電流経路の一端には、電流源３３−０による電流Ｉ２が供給され、電流経路の他端はノードＮ２０に接続され、ゲートにはＮＯＲ回路３８−０による演算結果が供給される。ＮＯＲ回路３８−０は信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３をＮＯＲ演算する。ＭＯＳトランジスタ３４−０の電流経路の一端には電流源３５−０による電流Ｉ３が供給され、電流経路の他端はノードＮ２０に接続され、ゲートには反転器３９−０が出力する信号が供給される。反転器３９−０は信号Ｂｌｋ ａｒｅａ３を反転する。また、電流源３６−０はノードＮ２０に電流Ｉｂａｓｅを供給する。
【００７２】
次にリファレンス電流生成２０−１の構成について説明する。リファレンス電流生成２０−１は、第１のブロックＢＬＫ領域に対応し、第１のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ１を供給する。リファレンス電流生成２０−１は、ｎチャネル型ＭＯＳトランジスタ３０−１、及び３２−１、電流源３１−１、３３−１、３５−１、及び３６−１、並びにＮＯＲ回路３７−１、及び反転器３９−１を備える。
【００７３】
ＭＯＳトランジスタ３０−１の電流経路の一端には、電流源３１−１から電流Ｉ１が供給され、電流経路の他端はノードＮ３０に接続され、ゲートにはＯＲ回路３７−１による演算結果が供給される。ＯＲ回路３７−１は信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３をＯＲ演算する。ＭＯＳトランジスタ３２−１の電流経路の一端には、電流源３３−１による電流Ｉ２が供給され、電流経路の他端はノードＮ３０に接続され、ゲートには反転器３９−１から出力された反転信号が供給される。反転器３９−１は信号Ｂｌｋ ａｒｅａ３を反転する。また、電流源３５−１、及び３６−１はそれぞれノードＮ２０に電流Ｉ３、及び電流Ｉｂａｓｅを供給する。
【００７４】
次にリファレンス電流生成２０−２の構成について説明する。リファレンス電流生成２０−２は、第２のブロックＢＬＫ領域に対応し、第２のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ２を供給する。リファレンス電流生成２０−２は、ｎチャネル型ＭＯＳトランジスタ３０−２、及び３２−２、電流源３１−２、３３−２、３５−２、及び３６−２、並びにＮＯＲ回路３７−２、及び反転器３９−２を備える。
【００７５】
ＭＯＳトランジスタ３０−２の電流経路の一端には、電流源３１−２から電流Ｉ１が供給され、電流経路の他端はノードＮ４０に接続され、ゲートにはＯＲ回路３７−２による演算結果が供給される。ＯＲ回路３７−２は信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ１、及び信号Ｂｌｋ ａｒｅａ３をＯＲ演算する。ＭＯＳトランジスタ３２−２の電流経路の一端には、電流源３３−２による電流Ｉ２が供給され、電流経路の他端はノードＮ４０に接続され、ゲートには反転器３９−２から出力された反転信号が供給される。反転器３９−２は信号Ｂｌｋ ａｒｅａ０を反転する。また、電流源３５−２、及び３６−２はそれぞれノードＮ４０に電流Ｉ３、及び電流Ｉｂａｓｅを供給する。
【００７６】
更に、リファレンス電流生成２０−３について説明する。リファレンス電流生成回路２０−３は第３のブロックＢＬＫ領域に対応し、第３のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ３を供給する。リファレンス電流生成２０−３は、ｎチャネル型ＭＯＳトランジスタ３０−３、３２−３、及び３４−３、電流源３１−３、３３−３、３５−３、及び３６−３、並びにＮＯＲ回路３７−３、３８−３、及び反転器３９−３を備える。
【００７７】
ＭＯＳトランジスタ３０−３の電流経路の一端には、電流源３１−３から電流Ｉ１が供給され、電流経路の他端はノードＮ５０に接続され、ゲートにはＯＲ回路３７−３による演算結果が供給される。ＯＲ回路３７−３は信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ１、及び信号Ｂｌｋ ａｒｅａ２をＯＲ演算する。ＭＯＳトランジスタ３２−３の電流経路の一端には、電流源３３−３による電流Ｉ２が供給され、電流経路の他端はノードＮ５０に接続され、ゲートにはＯＲ回路３８−３による演算結果が供給される。ＯＲ回路３８−３は信号Ｂｌｋ ａｒｅａ０、及び信号Ｂｌｋ ａｒｅａ１をＯＲ演算する。ＭＯＳトランジスタ３４−３の電流経路の一端には電流源３５−３による電流Ｉ３が供給され、電流経路の他端はノードＮ５０に接続され、ゲートには反転器３９−３が出力する信号が供給される。反転器３９−３は信号Ｂｌｋ ａｒｅａ０を反転する。また、電流源３６−３はノードＮ５０に電流Ｉｂａｓｅを供給する。
【００７８】
次に、制御部４０について説明する。制御部４０はストライプＳＴＰ中のブロックＢＬＫ０〜ブロックＢＬＫ３１を管理する。ブロックＢＬＫ０〜ブロックＢＬＫ３１は、形成される回路構成によって複数の集合体に区分けされる。このため、制御部４０は、その回路構成によって区分けされた複数の集合体を管理する。つまり、図１０で示すように、制御部４０は、区分けされた例えばブロックＢＬＫ０〜ブロックＢＬＫ７、…、ブロックＢＬＫ２４〜ブロックＢＬＫ３１の各々の集合体を管理する。具体的には、制御部４０は、どのブロックＢＬＫがどの集合体に属しているのかを管理する。なお、本実施形態では、ブロックＢＬＫ０〜ブロックＢＬＫ３１を４分割したが、２分割や３分割、それ以上にすることも可能である。この際、ブロックＢＬＫを区分けした数だけのリファレンス電流生成回路２０を設ける必要がある。
【００７９】
更に制御部４０は、外部機器（host）からアドレスを受け、読み出し対象とされるブロックがどのブロックなのか、ＢＬＫ ａｒｅａ０〜ＢＬＫ ａｒｅａ３をデコードする。つまり制御部４０は、読み出しアドレスを受けると、デコード結果に基づいてこの読み出し対象とされるブロックＢＬＫを把握する。すなわち、上記ブロックＢＬＫ０〜ブロックＢＬＫ６３のうちいずれかブロックＢＬＫが読み出し対象とされたかを把握する。上述したように、制御部４０はどのブロックＢＬＫがどの集合体に属しているのかを管理している。つまり、制御部４０は、読み出しアドレスに応じて、上記信号Ｂｌｋ ａｒｅａ０〜Ｂｌｋ ａｒｅａ３について“Ｌ”レベルまたは“Ｈ”レベルいずれかを生成する。これにより、リファレンス電流生成回路２０−０〜２０−３は、読み出し対象とされたブロックＢＬＫに応じた適切なリファレンス電流Ｉｒｅｆを生成する事が出来る。
【００８０】
また、制御部４０は読み出しアドレスから、読み出し対象ブロックＢＬＫから各センスアンプＳＡまでの、グローバル信号線の配線長ｌを把握する事も出来る。これは、制御部４０が、各センスアンプＳＡの回路配置と、各ブロックＢＬＫの回路構成との配置を把握していることから、各センスアンプＳＡから読み出し対象とされたブロックＢＬＫまでの距離を認識できるからである。この場合、制御部４０は、その配線長ｌに応じて、信号ｂｌｋ ａｒｅａ０〜信号ｂｌｋ ａｒｅａ３を生成する。
【００８１】
次に、図１１を用いて、上記構成において、選択されたブロックＢＬＫに応じてリファレンス電流生成２０−０〜２０−３が生成するリファレンス電流Ｉｒｅｆについて説明する。図１１は、第０のブロックＢＬＫ領域〜第３のブロックＢＬＫ領域とそれらが選択された際にそれら第０のブロックＢＬＫ領域〜第３のブロックＢＬＫ領域に対応するセンスアンプＳＡに流れるリファレンス電流の関係を示した表である。
【００８２】
図１１に第０のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ０〜ブロックＢＬＫ７のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ１〜信号Ｂｌｋ ａｒｅａ３は“Ｌ”レベルとされる為、ＭＯＳトランジスタ３０−０、３２−０、及び３４−０はそれぞれオン状態とされる（図１０参照）。従って、ノードＮ２０におけるリファレンス電流Ｉｒｅｆ_ＢＡ０の値は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。また、信号Ｂｌｋ ａｒｅａ０は“Ｈ”レベルとされることから、ＭＯＳトランジスタ３０−１はオフ状態、ＭＯＳトランジスタ３２−１はオン状態とされる（図１０参照）。従って、ノードＮ３０におけるリファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。同様に、ノードＮ４０におけるリファレンス電流Ｉｒｅｆ_ＢＡ２の値はＩ３＋Ｉｂａｓｅとされ、ノードＮ５０におけるリファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉｂａｓｅとされる。
【００８３】
次に、第１のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ８〜ブロックＢＬＫ１５のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ１は“Ｈ”レベルとされ、信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３はそれぞれ“Ｌ”レベルとされる。このため、ＯＲ回路３８−０、及び反転器３９−０はそれぞれ“Ｈ”レベルを出力する。従って、ＭＯＳトランジスタ３２−０、及び３２−０がオン状態とされ（図１０参照）、ノードＮ２０に流れるリファレンス電流Ｉｒｅｆ_ＢＡ０の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。同様に、リファレンス電流生成回路２０−１においては、ＭＯＳトランジスタ３０−１、及びＭＯＳトランジスタ３２−１はオン状態とされる（図１０参照）。従って、リファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされ、リファレンス電流Ｉｒｅｆ_ＢＡ２の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされ、リファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉ３＋Ｉｂａｓｅとされる。
【００８４】
次に、第２のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ１６〜ブロックＢＬＫ２３のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ１、信号Ｂｌｋ ａｒｅａ３は“Ｌ”レベルとされ、信号Ｂｌｋ ａｒｅａ２は“Ｈ”レベルとされる。従って、リファレンス電流生成２０−０において、ＭＯＳトランジスタ３０−０、３２−０、及び３４−０はそれぞれオン状態とされる（図１０参照）。よって、ノードＮ２０におけるリファレンス電流Ｉｒｅｆ_ＢＡ０の値はＩ３＋Ｉｂａｓｅとされる。同様に、リファレンス電流生成回路２０−１において、ＭＯＳトランジスタ３０−１はオフ状態、ＭＯＳトランジスタ３２−１はオン状態とされる（図１０参照）。従って、ノードＮ３０におけるリファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。同様に、ノードＮ４０におけるリファレンス電流Ｉｒｅｆ_ＢＡ２の値はＩ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされ、ノードＮ５０におけるリファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。
【００８５】
更に、第３のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ２４〜ブロックＢＬＫ３１のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ０〜信号Ｂｌｋ ａｒｅａ２は“Ｌ”レベルとされ、信号Ｂｌｋ ａｒｅａ３は“Ｈ”レベルとされる。従って、リファレンス電流生成２０−０において、ＭＯＳトランジスタ３０−０、３２−０、及び３４−０はそれぞれオフ状態とされる（図１０参照）。よって、ノードＮ２０におけるリファレンス電流Ｉｒｅｆ_ＢＡ０の値はＩｂａｓｅとされる。同様に、リファレンス電流生成回路２０−１において、ＭＯＳトランジスタ３０−１、及びＭＯＳトランジスタ３２−１はそれぞれオフ状態とされる（図１０参照）。従って、ノードＮ３０におけるリファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ３＋Ｉｂａｓｅとされる。同様に、ノードＮ４０におけるリファレンス電流Ｉｒｅｆ_ＢＡ２の値はＩ２＋Ｉ３＋Ｉｂａｓｅとされ、ノードＮ５０におけるリファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。
【００８６】
以上の様に、選択されたブロックＢＬＫ領域から離れるに従い、センスアンプＳＡに流すリファレンス電流の値を小さくする。なお、信号Ｂｌｋ ａｒｅａ０〜信号Ｂｌｋ ａｒｅａ３は、選択されたブロックＢＬＫに応じて制御部４０により“Ｌ”レベルまたは“Ｈ”レベルのいずれか信号に制御される。
【００８７】
本実施形態に係る半導体記憶装置であると、センスアンプＳＡ内に流すリファレンス電流Ｉｒｅｆの値を可変とすることでデータの誤読み出しを防止することが出来る。すなわち、本実施形態に係る半導体記憶装置であると、読み出しの対象とされたブロックＢＬＫに応じて、各センスアンプＳＡに流すリファレンス電流Ｉｒｅｆの値を可変とする制御部を備える。この制御部により、読み出し対象とされたブロックＢＬＫとセンスアンプＳＡとの配置位置に応じて変化するグローバル信号線の配線長に起因した寄生抵抗の影響を低減する事が出来る。つまり上述したように、読み出し対象とされたブロックＢＬＫがセンスアンプＳＡから見て遠い位置にある場合、センスアンプＳＡでセンスする電流値は、メモリセルＭＣの保持データに起因した電流値の他、それまで電流が通過してきたグローバル信号線の寄生抵抗の影響を受けることになる。このため、グローバル信号線の有する寄生抵抗を加味したセンスが必要となる。本実施形態に係る半導体記憶装置はこのような問題に鑑み、寄生抵抗によって低下した電流をセンスする際、その基準となるリファレンス電流Ｉｒｅｆの値を上下させる。具体的には、センスアンプＳＡから見て、選択状態のブロックＢＬＫの位置が遠い場合、センスする電流が通過するグローバル信号線の距離は長くなる。すなわち寄生抵抗が大きくなる。このため、例えメモリセルＭＣの保持データが“１”データ（図６参照）であっても、本来の電流Ｉｃｅｌｌ_ｏｎから低下した電流Ｉｃｅｌｌ_ｏｎ１（＜電流Ｉｃｅｌｌ_ｏｎ）をセンスするおそれがある。この場合、上記図１０、図１１で説明したように当初のリファレンス電流Ｉｒｅｆの値よりも低下させて、上記電流Ｉｃｅｌｌ_ｏｎ１をセンスする。これによってグローバル信号線の配線長に起因した寄生抵抗に関わらず、データを正確に読み出すことが出来る。
【００８８】
一方、センスアンプＳＡから見て、選択状態のブロックＢＬＫの位置が近い場合（例えば、センスアンプＳＡの真上に位置するブロックＢＬＫが選択された様な状況）、センスする電流が通過するグローバル信号線の距離は上記場合に比して短くなる。すなわちグローバル信号線による寄生抵抗の影響は小さくなる。このため、センスアンプＳＡは、メモリセルＭＣの保持するデータに応じた電流をセンスする事が出来る。
【００８９】
以上の様に、制御部４０が選択状態のブロックＢＬＫと各センスアンプＳＡとの位置を管理し、センスアンプＳＡに流すリファレンス電流Ｉｒｅｆの値を制御することで、データの誤読み出しを防止する事が出来る。
【００９０】
なお上記実施形態では、ブロックＢＬＫ０〜ブロックＢＬＫ３１を４つに分割したが、２つに分割した場合であっても上記同様の効果を得ることが出来る。すなわち、ブロックＢＬＫ０〜ブロックＢＬＫ１５までを第０のブロックＢＬＫ領域とし、残りのブロックＢＬＫを第１のブロックＢＬＫ領域とする。更にリファレンス電流生成２０−０〜２０−３においても適切なリファレンス電流Ｉｒｅｆを生成するよう必要な構成とすれば良い。
【００９１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９２】
１…メモリセルアレイ、２…第１ストライプバッファ、３…ページレジスタ、４…第２ストライプバッファ、４…グローバルロウデコーダ、ＢＡＹ…ベイ、ＳＴＰ…ストライプ、
【技術分野】
【０００１】
実施形態は、読み出し対象とされるメモリセルの位置に応じてセンスアンプに流すリファレンス電流を可変とする半導体記憶装置に関する。
【背景技術】
【０００２】
データの読み出し時、選択されるブロックによってセンスアンプまでの距離が変化する。すなわち、読み出し対象とされるメモリセルの位置によって接続されるビット線の配線抵抗が可変となる。
【０００３】
このため、メモリセルが同一のデータを保持した場合であっても、配線抵抗の長さに起因した電圧降下が生じ、誤ったデータ読み出しをしてしまう。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】”512Mb PROM with 8 Layers of Antifuse/Diode Cells”, ISSCC Dig. Tech. Papers, Paper 16.4, Matthew Crowley et al. Feb 2003
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、データの誤読み出しを防止することが出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置によれば、データを保持可能なメモリセルが行及び列に沿って設けられ、前記データの読み出し単位とされるブロックが第１方向に沿って複数形成されたストライプと、前記ブロックが形成された直下に各々が設けられ、前記データを読み出すセンスアンプと、前記第１方向に沿って前記ストライプを貫通するように形成され、前記ブロックから読み出された前記データを前記センスアンプに転送するグローバル信号線と、前記センスアンプが配置された各々のエリアと複数の前記ブロックのうち前記データの読み出し対象とされた前記ブロックとの位置関係に応じて各々の前記センスアンプに流すリファレンス電流の値を制御する制御部とを具備する。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態に係る半導体記憶装置の概念図。
【図２】図２は、第１の実施形態に係る半導体記憶装置からデータが読み出される様子を示した概念図。
【図３Ａ】図３Ａは、第１の実施形態に係るベイを示した平面図。
【図３Ｂ】図３Ｂは、第１の実施形態に係るベイの直下に設けられた周辺回路の平面図。
【図３Ｃ】図３Ｃは、図３Ｂの拡大図。
【図４】図４は、第１の実施形態に係るメモリセルの斜視図。
【図５】図５は、第１の実施形態に係るメモリセルアレイの回路例。
【図６】図６は、第１の実施形態に係るメモリセルの状態分布。
【図７】図７は、第１の実施形態に係るブロック、グローバル信号線、及びセンスアンプの接続を示した概念図。
【図８】図８は、第１の実施形態に係るブロック、グローバル信号線、及びセンスアンプの接続を示した回路例。
【図９】図９は、第１の実施形態に係るブロック、グローバル信号線、及びセンスアンプの接続を示した回路図。
【図１０】図１０は、第１の実施形態に係るブロックとそのブロックの配置位置に応じて可変とされたリファレンス電流を生成するリファレンス電流生成回路との概念図。
【図１１】図１１は、第１の実施形態に係るブロックとそのブロックの配置位置に応じて可変とされたリファレンス電流との概念図。
【発明を実施するための形態】
【０００８】
以下、本実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
[第１の実施形態]
本実施形態では、メモリセルに抵抗変化型メモリ（Resistance Random Access Memory：ＲｅＲＡＭ）を使用した場合を一例として挙げる。ＲｅＲＡＭは、抵抗値の高低で“０”または“１”いずれかのデータを保持する。メモリセルのデータを読み出す際には、メモリセルの抵抗と配線の寄生抵抗を合わせた抵抗値を読むことになるが、読み出し対象とされるメモリセルとメモリセルのデータを読み出すセンスアンプとの距離（配線長）が長くなると、これに応じて配線の寄生抵抗が大きくなる。これは、データを誤読み出しする原因となる。本実施形態に係る半導体記憶装置は、これに鑑み、読み出し対象とされるメモリセルが配置される位置に応じて、センスアンプ内に流れるリファレンス電流を可変とするものである。これにより、メモリセルが配置される位置によって生じるデータの誤読み出しを防ぐ。
１．全体構成例について
図１は、本実施形態に係る半導体記憶装置の平面図であり、チップ全体を表した概念図である。図１に示すように、半導体記憶装置は、例えばメモリセルアレイ１、第１ストライプバッファＳＢ２（stripe buffer）、ページレジスタＰＲ３（Page resister）、第２ストライプバッファＳＢ４（stripe buffer）、及び（図示せぬ）グローバルロウデコーダＧＲＤ５(Grobal row decoder)を備える。
【００１０】
＜メモリセルアレイ１＞
メモリセルアレイ１は、複数のベイＢ（例えばベイＢ０〜ベイＢ７）を備える。これらベイＢ０〜ベイＢ７の各々は、２つのストライプで形成される。例えばベイＢ０にはストライプＳＴＰ０、ストライプＳＴＰ１が設けられ、ベイＢ１には、ストライプＳＴＰ２、ストライプＳＴＰ３が形成され、同様にベイＢ７には、ストライプＳＴＰ１４、ストライプＳＴＰ１５が形成される。なお、ベイＢ０〜ベイＢ７を区別しない場合には、単にベイＢと呼び、同様にストライプＳＴＰ０〜ストライプＳＴＰ１５を区別しない場合には単にストライプＳＴＰと呼ぶ。
【００１１】
このストライプＳＴＰは、複数のブロックＢＬＫ（たとえば３２個）によって形成され、各々のブロックＢＬＫには複数のメモリセルＭＣが形成される。このメモリセルＭＣは、第１方向に沿って設けられた複数のビット線ＢＬと、第１方向に直交する第２方向に沿って設けられた複数のワード線ＷＬとの交点に設けられる。このブロックＢＬＫ内には、例えば６４本のビット線ＢＬ及び例えば１２８本のワード線ＷＬが形成される。なお、メモリセルＭＣの詳細については後述する。
【００１２】
＜第１ストライプバッファＳＢ２＞
第１ストライプバッファＳＢ２は、上記ストライプＳＴＰに対応して設けられる。第１ストライプバッファＳＢ２は、ストライプＳＴＰから読み出されたデータを、一端保持し、その後、このデータを後段に配置されるページレジスタＰＲ３に転送する。またページレジスタＰＲ３から転送された書き込みデータを、対応するストライプＳＴＰに転送する。
【００１３】
＜ページレジスタＰＲ３＞
ページレジスタＰＲ３は、第１ストライプバッファＳＢ２及び第２ストライプバッファＳＢ４からそれぞれ転送された読み出しデータを一端保持し、このデータにつき外部端子を介して図示せぬホスト（host）へと転送する。また、ページレジスタＰＲ３は、外部端子を介して図示せぬホスト（host）から転送された書き込みデータを第１ストライプバッファＳＢ２及び第２ストライプバッファＳＢ３に転送する。なお、ページレジスタＰＲ３は、例えば２×２１０＋１２８＝２１７６×８ｂｉｔ（＝１７４０８Ｂｉｔ）のデータを保持可能とする。
【００１４】
＜第２ストライプバッファＳＢ４＞
第２ストライプバッファＳＢ４は、上記第１ストライプバッファＳＢ２と同様、ストライプＳＴＰに対応して設けられる。第２ストライプバッファＳＢ４は、ストライプＳＴＰから読み出されたデータを、一端保持し、その後、このデータをページレジスタＰＲ３に転送する。またページレジスタＰＲ３から転送された書き込みデータを、対応するストライプＳＴＰに転送する。
【００１５】
なお後述するが、ベイＢの直下には対応する複数の周辺回路が形成される。具体的には、センスアンプ、ロウデコーダ、ワード線ドライバ、及びビット線ドライバなどである。
【００１６】
次に、図２を用いて、センスアンプＳＡによって読み出されたデータが上記バッファ及びレジスタを介して外部機器に出力される概念図を示す。図２は、メモリセルアレイに形成されたベイＢ０〜ベイＢ７からデータが読み出される概念図である。図示するように、一度の読み出しによって各ベイＢから６４ビットデータが読み出される。つまり本実施形態に係る半導体記憶装置は、ベイＢが８個設けられていることから、一度の読み出しで５１２Ｂｉｔ（８ベイＢ×６４）のデータが読み出される。この読み出しを３４回繰り返すと５１２Ｂｉｔ×３４＝１７４０８Ｂｉｔのデータが読み出される。すなわち３４回の読み出しを行なった後、ページレジスタＰＲ３を介して外部へと読み出される。この読み出しでは、各ベイＢ内に設けられた、いずれか１つのブロックＢＬＫが読み出し対象とされ、このブロックＢＬＫから６４Ｂｉｔデータが外部へと読み出される。
【００１７】
＜ベイＢの詳細な構成について＞
次に、図３Ａ〜図３Ｃを用いて上述したベイＢ及びその下層に設けられた周辺回路の詳細な構成について説明する。図３Ａは、一例としてベイＢ０の詳細を示した平面図であり、図３Ｂは、ベイＢ０の下層に位置するワード線ドライバ、ビット線ＢＬドライバなどを示した周辺回路の平面図であり、図３Ｃは、図３Ｂの拡大図である。以下、ベイ０に着目して説明する。
【００１８】
上述したように、図３Ａに示すようにベイＢ０内にストライプＳＴＰ０、及びストライプＳＴＰ１が設けられる。また、これら各々のストライプＳＴＰ０、１には、複数のブロックＢＬＫが設けられる。具体的には、ストライプＳＴＰ０には、ブロックＢＬＫ０〜ＢＬＫ３１、及びリダンダンシＲＤ０〜リダンダンシ３ＲＤ（ＲＤ ＢＬＫと表記）が設けられ、ストライプＳＴＰ１には、ブロックＢＬＫ３２〜ブロックＢＬＫ６３、及びリダンダンシＲＤ４〜リダンダンシＲＤ７（ＲＤ ＢＬＫと表記）が設けられる。
【００１９】
例えば、このストライプＳＴＰ０内のブロックＢＬＫ０、ＢＬＫ１とでワード線ＷＬを共有し、ブロックＢＬＫ２、ブロックＢＬＫ３とでワード線ＷＬを共有する。すなわちブロックＢＬＫ２ｎ（０≦ｎ≦１５）、ブロックＢＬＫ（２ｎ＋１）とでワード線ＷＬを共有する。これは、ストライプＳＴＰ１〜ストライプＳＴＰ１５についても同様である。なお、ブロックＢＬＫ０及びブロックＢＬＫ１でワード線ＷＬを共有する場合、ブロックＢＬＫ１及びブロックＢＬＫ２でワード線ＷＬを供給する場合、の両方のケースがある。すなわち、あるブロックＢＬＫに注目すると、その着目しているブロックＢＬＫを貫通するワード線ＷＬのうち半分は左隣りのブロックＢＬＫと共有され、残り半分のワード線ＷＬは右隣りのブロックＢＬＫと共有される。
【００２０】
また、ベイＢ０において、ブロックＢＬＫ０とブロックＢＬＫ３２とでビット線ＢＬを共有し、ブロックＢＬＫ１とブロックＢＬＫ３３とでビット線ＢＬを共有する。すなわち、ブロックＢＬＫｎと（０≦ｎ≦３１）ブロックＢＬＫ（ｎ＋３２）とでビット線ＢＬを共有する。更に、ブロックＢＬＫ３２と隣接するストライプＳＴＰ４内のブロックＢＬＫ０とでビット線ＢＬを共有し、ブロックＢＬＫ０と隣接するストライプＳＴＰ９内のブロックＢＬＫ３２とビット線ＢＬを共有する。
【００２１】
一例としてブロックＢＬＫ０に着目する。ブロックＢＬＫ０内には複数のメモリセルＭＣが形成される。これらメモリセルＭＣの各々は、整流素子（ダイオード）ＤＤと可変抵抗素子ＶＲとを含んでいる。ダイオードＤＤのカソードはワード線ＷＬに接続され、ダイオードＤＤのアノードは可変抵抗素子ＶＲを介してビット線ＢＬに接続されている。可変抵抗素子ＶＲは例えば、ダイオードＤＤ上に記録層、及び保護層が順次積層された構造を備えている。また、ブロックＢＬＫ１〜ＢＬＫ６３の構成もブロックＢＬＫ０と同様であるため説明を省略する。なお、このメモリセルＭＣの詳細については後述する。
【００２２】
＜周辺回路の平面図＞
次に、図３Ｂを用いて上記ブロックＢＬＫ（メモリセルＭＣ）が形成されるレイヤーの下層に配置される周辺回路について説明する。ここでは、ブロックＢＬＫ０〜ブロックＢＬＫ３の下層に配置される周辺回路に着目する。図３Ｂに示すように周辺回路の一例として、メモリセルＭＣの下層にはワード線ＷＬドライバ０〜ワード線ＷＬドライバ３、ビット線ＢＬドライバ０〜ビット線ＢＬドライバ３、ビット線ＢＬドライバ０´〜ビット線ＢＬドライバ３´、Ｃｏｌ ｍｕｘ０〜Ｃｏｌ ｍｕｘ３が形成される。これら周辺回路は、Ｍ１層以下（metal 1）に形成され、後述するグローバル信号線（GSELBt線）は、Ｍ２層（metal 2 > metal 1）に形成される。すなわち、メモリセルＭＣが設けられたベイＢはＭ１層とＭ２層との中間に位置するように形成される。
【００２３】
図３Ｂに示すように、ワード線ＷＬドライバ０〜ワード線ＷＬドライバ３は、ワード線ＷＬ方向に沿って形成され、ビット線ＢＬ方向に沿ってビット線ＢＬドライバが形成される。また１つのワード線ドライバＷＬによって互いに隣接するブロックＢＬＫを選択する。例えば、ブロックＢＬＫ１は、ワード線ＷＬドライバ１及びワード線ＷＬドライバ２で選択され、ブロックＢＬＫ２は、ワード線ＷＬドライバ２及びワード線ＷＬドライバ３で選択される。以下同様である。なお、一番端に形成された、例えばワード線ＷＬドライバ０などはブロックＢＬＫ０のみを選択する。
【００２４】
更に、ビット線ＢＬドライバについては、２つのビット線ＢＬドライバによって１つのブロックＢＬＫが選択される。例えば、ビット線ＢＬドライバ０及びビット線ＢＬドライバ０´が、ブロックＢＬＫ０を選択する。なお、ベイＢ内で選択されるブロックＢＬＫは１つである。このため、例えば、選択されたブロックＢＬＫ１からデータを読み出す際には、この選択ブロックＢＬＫ１に対応するビット線ＢＬドライバ１及びビット線ＢＬドライバ１´によって６４本のビット線が選択される。
【００２５】
なお、図３ＢではブロックＢＬＫ０〜ブロックＢＬＫ３に対応する周辺回路について説明したが、ブロックＢＬＫ４〜ブロックＢＬＫ６３についても同様であるため、説明を省略する。また、ワード線ＷＬドライバ０〜ワード線ＷＬドライバ６３を区別しない場合には、単にワード線ＷＬドライバと呼び、また、ビット線ＢＬドライバ０〜ビット線ＢＬドライバ６３、ビット線ＢＬドライバ０´〜ビット線ＢＬドライバ６３´を区別しない場合にも単にビット線ＢＬドライバと呼ぶ。同様に、後述するセンスアンプＳＡ、及びＣｏｌ ｍｕｘについても、上記ブロックＢＬＫ０〜ブロックＢＬＫ６３に対応するようにそれぞれ６４個形成される。センスアンプＳＡ、及びＣｏｌ ｍｕｘ（Ｃｏｌ ｍｕｘと呼ぶこともある）を、必要に応じて第１のセンスアンプＳＡ〜第６３のセンスアンプＳＡ、及び第０のＣｏｌ ｍｕｘ〜第６３のＣｏｌ ｍｕｘと呼ぶが、６４個を区別しない場合には単にセンスアンプＳＡ、及びＣｏｌ ｍｕｘと呼ぶ。
【００２６】
次に、図３Ｂの拡大図である図３Ｃを用いて上記周辺回路について説明する。ここでは、例えばブロックＢＬＫ３の直下に位置する周辺回路に着目する。図示するように、ブロックＢＬＫ３の直下には、対応する第３のセンスアンプＳＡ、第３のラッチ回路ＬＡＴ（図中、ＰＲ ｌａｔｃｈと表記）、及び第３のＣｏｌ ｍｕｘがそれぞれ形成される。
【００２７】
図３Ｃに示すように、第３のセンスアンプＳＡ及び第３のラッチＬＡＴ回路はそれぞれ、上記ワード線ＷＬドライバ３及びワード線ＷＬドライバ４に挟まれるように形成される。Ｍ１層以下に形成される第３のセンスアンプＳＡは、Ｍ２層に形成されるグローバル信号線と図示せぬコンタクトプラグＣＰを介して電気的に接続され、ブロックＢＬＫ０〜ブロックＢＬＫ６３のうち選択されたいずれか１つのブロックＢＬＫ内に形成されたメモリセルＭＣが保持する、例えば１ビットデータを読み出す。なお、グローバル信号線はメタル配線とされる。
【００２８】
第３のラッチＬＡＴ回路は、第３のセンスアンプＳＡが読み出したデータをラッチし、上述した複数のバッファを介して外部機器に出力し、また外部機器から供給された書き込みデータをラッチした後、第３のセンスアンプＳＡに供給する。なお、上記構成は、他のブロックＢＬＫについても同様である。つまり他のブロックＢＬＫにおいても、そのブロック内に、対応するセンスアンプＳＡ、及びラッチ回路ＬＡＴが形成される。すなわち、センスアンプＳＡについては、第６３のセンスアンプＳＡまで設けられ、ラッチＬＡＴ回路についても、第６３のラッチＬＡＴ回路まで設けられる。
【００２９】
＜メモリセルアレイの詳細＞
次に、図４を用いてブロックＢＬＫ内に形成されたメモリセルアレイの詳細な構成例について説明する。図４は、メモリセルアレイの一部領域の斜視図であり、メモリセルアレイが三次元的に構成された様子を示している。図示するように、本実施形態に係るメモリセルアレイは、半導体基板の基板面垂直方向（第３方向）に、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの順に形成されているが、ワード線ＷＬ／メモリセルＭＣ／ビット線ＢＬの組（以下、メモリセルレイヤー）が、層間絶縁膜を介在して積層されても良い。本例では、１層のメモリセルレイヤーのみがブロックＢＬＫ内に形成されているものとして説明するが、複数層のメモリセルレイヤーが第３方向に積層されていても良い。
【００３０】
＜メモリセルアレイの回路図＞
次に、図５を用いて上記メモリセルアレイ１の回路例について説明する。上述したように、メモリセルアレイ１中にはブロックＢＬＫを貫通するように複数のビット線ＢＬとワード線ＷＬとが形成される。ブロックＢＬＫは前述の通り、例えば１２８本のビット線ＢＬと例えば２５６本のワード線ＷＬとを含む。つまり、あるブロックＢＬＫｉにはビット線ＢＬ（１２８ｉ）〜ビット線ＢＬ（１２８ｉ＋１２８）が形成される。但しｉ＝０〜ｎである。
【００３１】
また前述したように、ビット線ＢＬとワード線ＷＬとの交点には、それぞれメモリセルＭＣが形成されている。
【００３２】
また上記ワード線ＷＬはワード線ＷＬドライバ接続され、ビット線ＢＬは、ビット線ＢＬドライバ、Ｃｏｌ ｍｕｘを介してセンスアンプＳＡに接続される。
【００３３】
＜メモリセルＭＣの電気特性＞
次に、図６を用いて上記メモリセルＭＣの電気特性について説明する。上述したようにメモリセルＭＣは、可変抵抗素子ＶＲの抵抗値に応じて低抵抗状態と高抵抗状態とを取りうる。メモリセルＭＣは低抵抗状態で“１”を保持した状態であり、高抵抗状態で“０”データを保持した状態である。また抵抗値が、例えば１ｋ〜１０ｋΩの場合を低抵抗状態とし、抵抗値が、例えば１００ｋ〜１ＭΩの場合を高抵抗状態とする。
【００３４】
＜ベイＢの回路図＞
次に図７を用いて上述したベイＢの回路図について説明する。具体的には、Ｍ２層に配置されるグローバル信号線（図中、ＧＳＥＬＢｔ＜０：３１＞またはＧＳＥＬＢｂ＜０：３１＞、以下、‘グローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）’と呼び、区別しない場合には、単にグローバル信号線（ＧＳＥＬＢ）と呼ぶ）、Ｍ１層に配置されるセンスアンプＳＡ、Ｍ１層とＭ２層との間に形成されるブロックＢＬＫ、グローバル信号線とセンスアンプＳＡとを接続するコンタクトプラグＣＰ、及びグローバル信号線とビット線ＢＬとを接続するコンタクトプラグＣＰについて説明する。ここでは、一例としてベイＢ０に着目して説明する。すなわち、ストライプＳＴＰ０、ストライプＳＴＰ１に着目する。
【００３５】
上述したように図７に示すように、ストライプＳＴＰ０はブロックＢＬＫ０〜ブロックＢＬＫ３１を備え、ストライプＳＴＰ１はブロックＢＬＫ３２〜ブロックＢＬＫ６３を備える。本実施形態では、太枠で囲ったブロックＢＬＫ４、及びブロックＢＬＫ３６に着目して説明する。また、他のブロックＢＬＫの構成については、ブロックＢＬＫ４、及びブロックＢＬＫ３６と同様であることから説明を省略する。
【００３６】
図示するように、例えば１２８本のビット線ＢＬがブロックＢＬＫ４内を貫通（ブロックＢＬＫ３６内も貫通）する。上述したが、１ブロックＢＬＫから１度に読み出すデータは６４Ｂｉｔであるため、読み出し時に使用されるビット線は６４本とされる。つまり、これらブロックＢＬＫ４及びブロックＢＬＫ３６をそれぞれ貫通する１２８本のビット線ＢＬのうち、３２本のビット線ＢＬは図示せぬコンタクトプラグＣＰ及びＳＥＬＢｔ線、Ｃｏｌ ｍｕｘを介してグローバル信号線（図中、ＧＳＥＬＢｔ＜０：３１＞）と電気的に接続される。ここで、３２本のビット線ＢＬにそれぞれ接続されるコンタクトプラグＣＰ及びＳＥＬＢｔ線を纏めて単にＳＥＬＢｔ線と呼ぶ。このＳＥＬＢｔ線はグローバル信号線に対し、ローカル信号線として機能する。
【００３７】
次いで、６４本のうち、残りの３２本のビット線ＢＬについても、図示せぬコンタクトプラグＣＰ及びＳＥＬＢｂ線、Ｃｏｌ ｍｕｘを介してグローバル信号線（図中、ＧＳＥＬＢｂ＜０：３１＞）と電気的に接続される。ここで、残りの３２本のビット線ＢＬに接続された図示せぬコンタクトプラグＣＰ及びＳＥＬＢｂ線を纏めて単にＳＥＬＢｂ線と呼ぶ。つまり、ビット線ＢＬを共有するブロックＢＬＫ４、ブロックＢＬＫ３６は、電気的にこれらＳＥＬＢｔ線及びＳＥＬＢｂ線を介してグローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）と接続される。また、ＳＥＬＢｂ線においても、ＳＥＬＢｔ線と同様、グローバル信号線に対しローカル信号線として機能する。
【００３８】
第４のセンスアンプＳＡは、コンタクトプラグＣＰ１を介してグローバル信号線（ＧＳＥＬＢｔ）と接続される。また、第３６のセンスアンプＳＡにおいても、コンタクトプラグＣＰ２を介してグローバル信号線（ＧＳＥＬＢｂ）と接続される。つまり、例えば第４のブロックＢＬＫからＳＥＬＢｔ線及びＳＥＬＢｂ線を介してグローバル信号線（ＧＳＥＬＢｔ,ＧＳＥＬＢｂ）に読み出されたデータは、コンタクトプラグＣＰ１、及びコンタクトプラグＣＰ２を介して、第４のセンスアンプＳＡ、第３６のセンスアンプＳＡなどを含む計６４個のセンスアンプＳＡにデータが転送される。
【００３９】
＜読み出し対象ブロックＢＬＫから各センスアンプＳＡまでの距離＞
次に、図7を用いて読み出し対象ブロックＢＬＫの保持データが第０のセンスアンプＳＡ〜第６３のセンスアンプＳＡによってセンスされまでに必要なグローバル信号線の配線長ｌについて説明する。配線長ｌの値は、読み出し対象とされたブロックＢＬＫの位置と、センスアンプＳＡの配置位置とで可変な値とされる。なおここでも、第４のブロックＢＬＫに着目して説明する。またなお、ＳＥＬＢｔ線とＳＥＬＢｂ線とは同一の長さとし、各センスアンプＳＡとグローバル信号線（ＧＳＥＬＢｔ,ＧＳＥＬＢｂ）とを接続する各コンタクトプラグＣＰ１及びコンタクトプラグＣＰ２も同一の長さとする。
【００４０】
このようにしたとき、データの読み出し対象のブロックＢＬＫ４を中心として左右に１つずつブロックＢＬＫがずれる度に、そのブロックＢＬＫの直下に配置されたセンスアンプＳＡとこのブロックＢＬＫ４とを接続するグローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）の距離が一定間隔で長くなる。このグローバル信号線の配線長の長さを距離ｌ１とし、例えばブロックＢＬＫ４からセンスアンプＳＡまでの距離が長くなるにつれ、必要とされる距離ｌ１が一定間隔で増加する。なお、ストライプＳＴＰ０内のセンスアンプＳＡにおいて、ブロックＢＬＫ４から最も距離ｌ１が長くなるのは、第３１のセンスアンプＳＡであり、最も距離ｌ１が短くなるのは、ブロックＢＬＫ４の直下に配置された第４のセンスアンプＳＡである。また、１つのセンスアンプＳＡのズレに対し、増加する配線の長さ距離ｌ１をΔｌとすると、第３１のセンスアンプＳＡまでの配線長ｌ１は、それぞれΔｌ×（２７＋４）とされる。なお、ここで“＋４”とは、図３Ａで示したリダンダンシＲＤを４つ考慮に入れたためである。
【００４１】
なお、ストライプＳＴＰ１内に設けられた第３２のセンスアンプＳＡ〜第６３のセンスアンプＳＡについては、上記ストライプＳＴＰ０内の第０のセンスアンプＳＡ〜第３１のセンスアンプＳＡおいて、ＳＥＬＢｔ線及びグローバル信号線（ＧＳＥＬＢｔ）を、ＳＥＬＢｂ線及びグローバル信号線（ＧＳＥＬＢｂ）に置き換えれば良い。これは上述したように、ＳＥＬＢｂ線とＳＥＬＢｔ線とが同一の長さであり、また各第３２のセンスアンプＳＡ〜第６３のセンスアンプＳＡとグローバル信号線（ＧＳＥＬＢｂ）とをそれぞれ接続するコンタクトプラグＣＰも、上記ストライプＳＴＰ０におけるコンタクトプラグＣＰと同一の長さの為である。従って、例えば第３２のセンスアンプＳＡから、ブロックＢＬＫ４までの距離ｌ１は、第０のセンスアンプＳＡの場合と同一とされ、また例えば第６３のセンスアンプＳＡからブロックＢＬＫ４までの距離ｌ１は、第３１のセンスアンプＳＡの場合と同一とされる。
【００４２】
このように、読み出し対象ブロックＢＬＫと、センスアンプＳＡの配置位置とに応じて、グローバル信号線の配線長、すなわち配線長に応じた寄生抵抗が変化する。本実施形態では、このように変化する寄生抵抗に応じてセンスアンプＳＡに流れるリファレンス電流を補償する。この詳細については後述する。
【００４３】
＜回路の詳細例＞
次に、図８を用いて、図７で示した回路図の詳細を示す。ここでは、図７で示したストライプＳＴＰ０とストライプＳＴＰ１の一部に着目する。具体的には、ブロックＢＬＫ０〜ブロックＢＬＫ３、ブロックＢＬＫ１６、ブロックＢＬＫ３２〜ブロックＢＬＫ３５、及びブロックＢＬＫ４８について説明する。なお、他のブロックＢＬＫについても同様の回路となるため、説明を省略する。またなお、上記説明したグローバル信号線（ＧＳＥＬＢｔ）のうち、０〜１５Ｂｉｔまでの信号を伝送する信号線を第１グローバル信号線と呼び、残りの１６〜３１Ｂｉｔまでの信号を伝送する信号線を第２グローバル信号線と呼ぶ。まず、ブロックＢＬＫ０の領域について説明をする。
【００４４】
図８に示すように、ブロックＢＬＫ０の領域（図中、Ｂｌｏｃｋ＜０＞と表記）では、グローバル信号線の他、Ｍ１層以下に形成される第０のセンスアンプＳＡ、Ｃｏｌ ｍｕｘ１０−０（図３ＢのＣｏｌ ｍｕｘ０と同一）、ｎチャネル型ＭＯＳトランジスタ１１−０、及びｎチャネル型ＭＯＳトランジスタ１２−０が形成される。なおここでは、ビット線ＢＬドライバ、及びワード線ＷＬドライバについては省略する。
【００４５】
図８に示すように、Ｃｏｌ ｍｕｘ１０−０は、ノードＮ１でＳＥＬＢｂ線＜４７：３２＞と接続され、ノードＮ２でＳＥＬＢｔ線＜１５：０＞と接続される。ここで、ＳＥＬＢｂ線＜４７：３２＞とＣｏｌ ｍｕｘの一方の入力端との接続点をノードＮ１としたが、実際にはノードＮ１に接続されるＣｏｌ ｍｕｘ１０−０は１６個設けられ、これらＣｏｌ ｍｕｘ１０−０と接続される接続点は１６個存在する。すなわち、ノードＮ１０〜Ｎ１１５でＣｏｌ ｍｕｘ１０−０の各々は、ＳＥＬＢｂ線＜４７：３２＞と接続される。また、Ｃｏｌ ｍｕｘ１０−０の一方の入力端には、１６本のＳＥＬＢｔ線が入力される。これはＮ２についても同様であり、また全てのブロックＢＬＫ領域において共通する。すなわち、ノードＮ２０〜Ｎ２１５でＣｏｌ ｍｕｘ１０−０の各々は、ＳＥＬＢｂ線＜１５：０＞と接続される。
【００４６】
Ｃｏｌ ｍｕｘ１０−０の各々は、上述したＳＥＬＢｔ線＜１５：０＞またはＳＥＬＢｂ線＜４７：３２＞のいずれかを選択し、選択したいずれか信号線のうち１６ＢｉｔのデータをノードＮ３で接続された第１グローバル信号線（図中、Ｆｉｒｓｔ ＧＳＥＬＢｔ＜１５：０＞）に転送する。ここで、ノードＮ３としたがＣｏｌ ｍｕｘ１０−０は１６個設けられることから、ノードＮ１、Ｎ２と同様に実際には接続点は１６個存在する。すなわち、Ｃｏｌ ｍｕｘ１０−０の各々の出力端はノードＮ３０〜Ｎ３１５で第１グローバル信号線＜１５：０＞と接続され、ノードＮ３０〜Ｎ３１５を介して第１グローバル信号線に１６ｂｉｔデータを転送する。
【００４７】
ＭＯＳトランジスタ１１−０の電流経路の一端は１６本の信号線を含む第１グローバル信号線のうち０Ｂｉｔ目のデータを転送する信号線（図中、ＧＳＥＬＢｔ＜０＞）とノードＮ３０で接続され、他端はノードＮ４に接続される。ゲートにはこのＭＯＳトランジスタ１１−０をオン・オフする制御信号（後述する信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。ノードＮ４には信号線ＳＡ_ＯＵＴが接続され、このノードＮ４に流れる電流をリファレンス電流Ｉｒｅｆと比較することで第０のセンスアンプＳＡによってデータが読み出される。ＭＯＳトランジスタ１２−０の電流経路の一端はノードＮ４に接続され、他端はノードＮ５でグローバル信号線（ＧＳＥＬＢｂ＜１５：０＞）のうちのいずれか１本に接続され、ゲートにはこのＭＯＳトランジスタをオン・オフする制御信号（後述する信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。
【００４８】
次に、上記ブロックＢＬＫ０に隣接するブロックＢＬＫ１の領域（図中、Ｂｌｏｃｋ＜１＞と表記）における回路例について説明する。なお、ブロックＢＬＫ０の領域と同一の構成については説明を省略する。図８に示すように、ブロックＢＬＫ１の領域では、第１のセンスアンプＳＡ、Ｃｏｌ ｍｕｘ１０−１、ｎチャネル型ＭＯＳトランジスタ１１−１、及びｎチャネル型ＭＯＳトランジスタ１２−１が形成される。
【００４９】
１６個設けられたＣｏｌ ｍｕｘ１０−１の各々はノードＮ１´０−Ｎ１´１５でＳＥＬＢｂ線＜６３：４８＞と接続され、ノードＮ２´０−Ｎ２´１５でＳＥＬＢｔ線＜３２：１５＞の各々と接続される。すなわち、Ｃｏｌ ｍｕｘ１０−１の各々は、ＳＥＬＢｔ線＜６３：４８＞またはＳＥＬＢｂ線＜３１：１５＞のいずれかを選択し、選択したいずれか信号線のうち１６ＢｉｔのデータをノードＮ６０−ノードＮ６１５で接続された第２グローバル信号線（図中、Ｓｅｃｏｎｄ ＧＳＥＬＢｔ＜３１：１６＞）に転送する。
【００５０】
ＭＯＳトランジスタ１１−１の電流経路の一端は１６本の信号線を含む第１グローバル信号線のうち１Ｂｉｔ目のデータを転送する信号線（図中、ＧＳＥＬＢｔ＜１＞）とノードＮ３１で接続され、他端はノードＮ７に接続され、ゲートにはこのＭＯＳトランジスタ１１−１をオン・オフする制御信号（後述する信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。ノードＮ７には信号線ＳＡ_ＯＵＴが接続され、第１のセンスアンプＳＡがリファレンス電流Ｉｒｅｆを用いてこのノードＮ７に流れる電流をセンスする。ＭＯＳトランジスタ１２−１の電流経路の一端はノードＮ７に接続され、他端はノードＮ５でグローバル信号線（ＧＳＥＬＢｂ＜１５：０＞）のうちのいずれか１本に接続され、ゲートにはこのＭＯＳトランジスタ１２−１をオン・オフする制御信号（後述する信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）が供給される。
【００５１】
上記、ブロックＢＬＫ０とブロックＢＬＫ１が設けられた領域におけるグローバル信号線（ＧＳＥＬＢｔ、ＧＳＥＬＢｂ）、及び周辺回路の回路例について説明したが、ブロックＢＬＫ２〜ブロックＢＬＫ１５、及びブロックＢＬＫ３２〜ブロックＢＬＫ４７についても同様の接続とされることから説明を省略する。また、ブロックＢＬＫ０〜ブロックＢＬＫ６３の領域の直下に形成されるＭＯＳトランジスタ１１−０〜ＭＯＳトランジスタ１１−６３を区別しない場合には、単にＭＯＳトランジスタ１１と呼び、同様にＭＯＳトランジスタ１２−０〜ＭＯＳトランジスタ１２−６３を区別しない場合には、単にＭＯＳトランジスタ１２と呼ぶ。更に、ＭＯＳトランジスタ１１−０、１１−１のゲートに供給される制御信号（信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）は、他のＭＯＳトランジスタ１１−２〜１１−６３についても同様に供給される。同様に、ＭＯＳトランジスタ１２−０、１２−１のゲートに供給される制御信号（信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡ）は、他のＭＯＳトランジスタ１２−２〜ＭＯＳトランジスタ１２−６３についても同様に供給される。
【００５２】
次に、ブロックＢＬＫ１６が設けられる領域における回路例について説明する。図示するように、ブロックＢＬＫ１６における領域では、グローバル信号線（ＧＳＥＬＢｔ）の他、Ｃｏｌ ｍｕｘ１０−１６、ｎチャネル型ＭＯＳトランジスタ１１−１６、ｎチャネル型ＭＯＳトランジスタ１２−１６、及び第１６のセンスアンプＳＡが設けられる。なお、上記構成と同様の内容については説明を省略する。
【００５３】
図８に示すように、ＭＯＳトランジスタ１１−１６の電流経路の一端は１６本の信号線を含む第２グローバル信号線のうち１７Ｂｉｔ目のデータを転送する信号線（図中、ＧＳＥＬＢｔ＜１６＞）とノードＮ６０で接続され、他端はノードＮ８に接続される。なお、ＭＯＳトランジスタ１１−１６の電流経路の一端とグローバル信号線（ＧＳＥＬＢｔ）との接続点をノードＮ６としたが、図８にも示すように第２グローバル信号線（ＧＳＥＬＢｔ）は１６本設けられる。つまり、第２グローバル信号線は、ＧＳＥＬＢｔ＜１６＞に加え、１８Ｂｉｔ目〜３２Ｂｉｔ目のデータを転送する信号線（図示せぬ、ＧＳＥＬＢｔ＜１７＞〜ＧＳＥＬＢｔ＜３１＞）も含み、これら信号線は、対応するいずれかブロックＢＬＫ１７〜ブロックＢＬＫ３１のＭＯＳトランジスタ１１−１７〜ＭＯＳトランジスタ１１−３１とノードＮ６１〜ノードＮ６１５で接続される。このＭＯＳトランジスタ１１−１６のゲートにはこのＭＯＳトランジスタ１１−１６をオン・オフする制御信号が供給される。ノードＮ８には信号線ＳＡ_ＯＵＴが接続され、第１６のセンスアンプＳＡノードＮ８の電流とリファレンス電流Ｉｒｅｆとを比較することでデータを読み出す。ＭＯＳトランジスタ１２−１６の電流経路の一端はノードＮ８に接続され、他端はノードＮ９で第３のグローバル信号線（ＧＳＥＬＢｂ＜１５：０＞）のうちのいずれか１本に接続され、ゲートにはこのＭＯＳトランジスタ１２−１６をオン・オフする制御信号が供給される。
【００５４】
上記では、ストライプＳＴＰ０に設けられた回路例について説明したが、ストライプＳＴＰ１についても同様の構成であるため、説明を省略する。つまり、ブロックＢＬＫ３２〜ブロックＢＬＫ４７が設けられたエリアにおける第３２のセンスアンプＳＡ〜第４７のセンスアンプＳＡの電流経路の一端には第３のグローバル信号線（図中、ＧＳＥＬＢｂ＜１５：０＞）が接続され、ブロックＢＬＫ４８〜ブロックＢＬＫ６１が設けられたエリアにおける第４８のセンスアンプＳＡ〜第６１のセンスアンプＳＡの電流経路の一端には第４のグローバル信号線（図中、ＧＳＥＬＢｂ＜３１：１６＞）が接続される。
【００５５】
＜具体的な読み出し経路の回路例＞
次に、上記構成において、メモリセルから、例えば第０のセンスアンプＳＡによってデータが読み出されるまでの詳細な回路図について説明する。すなわち、グローバル信号線（図中、ＧＳＥＬＢｔ＜１５：０＞）のうちのグローバル信号線（ＧＳＥＬＢｔ＜０＞）の電流が第０のセンスアンプＳＡによってセンスされる。
【００５６】
図９に示すように、第０のセンスアンプＳＡ、ｎチャネル型ＭＯＳトランジスタ１１−０、１２−０、１４−０、ｐチャネル型ＭＯＳトランジスタ１４−０、Ｃｏｌ ｍｕｘ１０−０、ビット線ＢＬドライバ０、ワード線ＷＬドライバ０、ワード線ＷＬドライバ０´、及びメモリセルＭＣを備える。
【００５７】
上述したように第０のセンスアンプＳＡの出力端にはノードＮ４が接続され、また第０のセンスアンプＳＡには信号ＢＬＰ及び信号ＳＡＥＮが入力される。また、第０のセンスアンプＳＡには、リファレンス電流Ｉｒｅｆが供給される。つまり、第０のセンスアンプＳＡはノードＮ４における電流とリファレンス電流Ｉｒｅｆとを比較して、メモリセルＭＣの保持データを読み出す。なお、このリファレンス電流Ｉｒｅｆについては後述する。ＭＯＳトランジスタ１２−０の電流経路の一端はノードＮ４に接続され、他端はノードＮ５に接続され、ゲートには信号ＸＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡが入力される。ＭＯＳトランジスタ１１−０の電流経路の一端はノードＮ４に接続され、他端はグローバル信号線（図中、ＧＳＥＬＢｔ＜０＞と表記）に接続され、ゲートには信号ＳＴＲ_ＡＤＤ＊ＥＮ_ＳＡが入力される。
【００５８】
上述したようにＣｏｌ ｍｕｘ１０−０はＳＥＬＢｔ線＜０＞またはＳＥＬＢｂ線＜３２＞のいずれか信号線を選択し、１Ｂｉｔデータをグローバル信号線（ＧＳＥＬＢｔ＜０＞）に転送する。このＭＵＸ１０−０には信号ＥＮ_ＭＸ及び信号ＭＡＤが入力される。
【００５９】
ビット線ＢＬドライバ０、には信号ＥＮ_ＢＬ及び信号ＣＡＤが入力される。また、ビット線ＢＬドライバ０は、前述したＳＥＬＢｔ線＜０＞またはＳＥＬＢｔ線＜３２＞のうち１本を選択し、これを３２本のビット線ＢＬと接続する。次いで、前述の通り、ビット線ＢＬドライバ０´も、３２本のビット線ＢＬを選択する。これにより、１つのブロックＢＬＫから６４ビットデータが読み出される。
【００６０】
なお、ビット線ＢＬ毎にビット線ＢＬドライバが設けられていても良い。可変抵抗素子ＶＲの一端にはビット線ＢＬの他端が接続され、他端はダイオードＤＤのアノードに接続される。ダイオードＤＤのカソードはノードＮ１０でワード線ＷＬに接続され、このノードＮ１０はワード線ＷＬドライバの出力端に接続される。ワード線ＷＬドライバにはグローバルワード線ＷＬ（図中、Ｇｒｏｂａｌ ＷＬ）から転送された信号ＲＳＥＬが供給される。このワード線ＷＬドライバ０には更に信号ＸＳＥＬ（３１：０）が接続される。信号ＸＳＥＬ（３１：０）はノードＮ１１に接続される。なお、グローバルワード線ＷＬとは、ストライプＳＴＰ０を貫通するワード線ＷＬである。
【００６１】
ｐチャネル型ＭＯＳトランジスタ１３−０の電流経路の一端には信号ＶＵＸが供給され、電流経路の他端はノードＮ１１に接続され、ゲートには信号ＥＮ_ＷＬ＊ＬＲＡＤが供給される。またｎチャネル型ＭＯＳトランジスタ１４−０の電流経路の一端はノードＮ１１が接続され、電流経路の他端は接地され、ゲートには信号ＥＮ_ＷＬ＊ＬＲＡＤが供給される。
【００６２】
＜データの読み出し動作＞
次に、上記構成におけるデータの読み出し動作について簡単に説明する。まず、グローバルワード線ＷＬから転送された信号ＲＳＥＬによってワード線ＷＬドライバが選択されると、ワード線ＷＬドライバはノードＮ１０を介して、ワード線ＷＬの電位を“Ｈ”レベルとする。なお、この際、ビット線ＢＬは非選択状態、すなわち電位は“Ｌ”レベルのままである。
【００６３】
次いで、ビット線ＢＬをプリチャージすることで選択状態とする。つまり、第０のセンスアンプＳＡによって信号ＳＡＯＵＴを“Ｈ”レベルとする。この電圧が、ＭＯＳトランジスタ１１−０、グローバル信号線（ＧＳＥＬＢｔ）、Ｃｏｌ ｍｕｘ１０−０、及びＳＥＬＢ線を介してビット線ドライバ０に転送される。ビット線ドライバ０は転送された“Ｈ”レベルを選択したビット線ＢＬに供給する。これによって、ビット線ＢＬが“Ｈ”レベルとされる。
【００６４】
次いで、ワード線ドライバ０によってワード線ＷＬを選択状態にする。つまり、ＸＳＥＬ線を“Ｌ”レベルにすることで、ワード線ＷＬの電位をそれまでの“Ｈ”レベルから“Ｌ”レベルへと遷移させる。具体的には、信号ＥＮ＿ＷＬ＊ＬＲＡＤを“Ｈ”レベルとし、ノードＮ１１を接地させる。
【００６５】
仮に可変抵抗素子ＶＲの値が小さい場合、すなわち低抵抗状態であるとメモリセルＭＣにはＩｃｅｌｌ_ｏｎが流れる。つまり、この電流Ｉｃｅｌｌ_ｏｎがワード線ＷＬに流れる。すなわち電流Ｉｃｅｌｌ_ｏｎが、第０のセンスアンプＳＡ、ＭＯＳトランジスタ１１−０、グローバル信号線（ＧＳＥＬＢｂ）、Ｃｏｌ ｍｕｘ１０−０、ＳＥＬＢ線、ビット線ＢＬドライバ０、ビット線ＢＬ、メモリセルＭＣ、及びワード線ＷＬに流れる。第０のセンスアンプＳＡは、リファレンス電流ＩｒｅｆとノードＮ４に流れる電流Ｉｃｅｌｌ_ｏｎとを比較してメモリセルＭＣの保持データを読み出す。
【００６６】
また、仮に可変抵抗素子ＶＲの値が大きい場合、すなわちメモリセルＭＣが高抵抗状態であるとメモリセルＭＣにはＩｃｅｌｌ_ｏｆｆが流れる。第０のセンスアンプＳＡは、ノードＮ４に流れるＩｃｅｌｌ_ｏｆｆとリファレンス電流Ｉｒｅｆとを比較し、メモリセルＭＣの保持データを読み出す。次に、上記リファレンス電流Ｉｒｅｆを生成する回路構成について説明する。
【００６７】
＜リファレンス電流生成回路＞
本実施形態では、上記リファレンス電流Ｉｒｅｆの値をグローバル信号線の距離ｌ１（寄生抵抗）の長さに応じて制御するものである。以下、図１０を用いてその具体的構成について説明する。
【００６８】
図１０にブロックＢＬＫの配置位置とセンスアンプＳＡに供給するリファレンス電流Ｉｒｅｆを生成するリファレンス電流生成回路との構成を示す。図１０に示すように、ブロックＢＬＫ０〜ブロックＢＬＫ３１、リファレンス電流生成回路２０−０〜リファレンス電流生成回路２０−３、及び制御部４０が設けられている。なお、図１０中では電流Ｉｒｅｆ_ＢＡ０〜ＢＡ３が各ブロックＢＬＫに供給されるような記載とされているが、上述したように、実際はこれらブロックＢＬＫの直下に設けられたセンスアンプＳＡに電流Ｉｒｅｆ_ＢＡ０〜ＢＡ３が供給される。またなお、電流Ｉｒｅｆ_ＢＡ０〜ＢＡ３はそれぞれ異なる値とされ、これら電流値は後述する制御信号によって制御される。ここでは、ベイＢ０内に形成されたストライプＳＴＰ０に着目して説明する。
【００６９】
図示するように、例えばストライプＳＴＰ０内のブロックＢＬＫ０〜ブロックＢＬＫ３１を４つの領域に区分けする。つまり、ブロックＢＬＫ０〜ブロックＢＬＫ７を第０のブロックＢＬＫ領域とし、ブロックＢＬＫ８〜ブロックＢＬＫ１５を第１のブロックＢＬＫ領域とし、ブロックＢＬＫ１６〜ブロックＢＬＫ２３を第２のブロックＢＬＫ領域とし、ブロックＢＬＫ２４〜ブロックＢＬＫ３１を第３のブロックＢＬＫ領域と区分けする。
【００７０】
リファレンス電流生成回路２０−０は第０のブロックＢＬＫ領域に対応し、第０のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ０を供給する。リファレンス電流生成回路２０−０は、ｎチャネル型ＭＯＳトランジスタ３０−０、３２−０、及び３４−０、電流源３１−０、３３−０、３５−０、及び３６−０、並びにＮＯＲ回路３７−０、３８−０、及び反転器３９−０を備える。
【００７１】
ＭＯＳトランジスタ３０−０の電流経路の一端には、電流源３１−０から電流Ｉ１が供給され、電流経路の他端はノードＮ２０に接続され、ゲートにはＮＯＲ回路３７−０による演算結果が供給される。ＮＯＲ回路３７−０は信号Ｂｌｋ ａｒｅａ１、信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３をＮＯＲ演算する。ＭＯＳトランジスタ３２−０の電流経路の一端には、電流源３３−０による電流Ｉ２が供給され、電流経路の他端はノードＮ２０に接続され、ゲートにはＮＯＲ回路３８−０による演算結果が供給される。ＮＯＲ回路３８−０は信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３をＮＯＲ演算する。ＭＯＳトランジスタ３４−０の電流経路の一端には電流源３５−０による電流Ｉ３が供給され、電流経路の他端はノードＮ２０に接続され、ゲートには反転器３９−０が出力する信号が供給される。反転器３９−０は信号Ｂｌｋ ａｒｅａ３を反転する。また、電流源３６−０はノードＮ２０に電流Ｉｂａｓｅを供給する。
【００７２】
次にリファレンス電流生成２０−１の構成について説明する。リファレンス電流生成２０−１は、第１のブロックＢＬＫ領域に対応し、第１のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ１を供給する。リファレンス電流生成２０−１は、ｎチャネル型ＭＯＳトランジスタ３０−１、及び３２−１、電流源３１−１、３３−１、３５−１、及び３６−１、並びにＮＯＲ回路３７−１、及び反転器３９−１を備える。
【００７３】
ＭＯＳトランジスタ３０−１の電流経路の一端には、電流源３１−１から電流Ｉ１が供給され、電流経路の他端はノードＮ３０に接続され、ゲートにはＯＲ回路３７−１による演算結果が供給される。ＯＲ回路３７−１は信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３をＯＲ演算する。ＭＯＳトランジスタ３２−１の電流経路の一端には、電流源３３−１による電流Ｉ２が供給され、電流経路の他端はノードＮ３０に接続され、ゲートには反転器３９−１から出力された反転信号が供給される。反転器３９−１は信号Ｂｌｋ ａｒｅａ３を反転する。また、電流源３５−１、及び３６−１はそれぞれノードＮ２０に電流Ｉ３、及び電流Ｉｂａｓｅを供給する。
【００７４】
次にリファレンス電流生成２０−２の構成について説明する。リファレンス電流生成２０−２は、第２のブロックＢＬＫ領域に対応し、第２のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ２を供給する。リファレンス電流生成２０−２は、ｎチャネル型ＭＯＳトランジスタ３０−２、及び３２−２、電流源３１−２、３３−２、３５−２、及び３６−２、並びにＮＯＲ回路３７−２、及び反転器３９−２を備える。
【００７５】
ＭＯＳトランジスタ３０−２の電流経路の一端には、電流源３１−２から電流Ｉ１が供給され、電流経路の他端はノードＮ４０に接続され、ゲートにはＯＲ回路３７−２による演算結果が供給される。ＯＲ回路３７−２は信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ１、及び信号Ｂｌｋ ａｒｅａ３をＯＲ演算する。ＭＯＳトランジスタ３２−２の電流経路の一端には、電流源３３−２による電流Ｉ２が供給され、電流経路の他端はノードＮ４０に接続され、ゲートには反転器３９−２から出力された反転信号が供給される。反転器３９−２は信号Ｂｌｋ ａｒｅａ０を反転する。また、電流源３５−２、及び３６−２はそれぞれノードＮ４０に電流Ｉ３、及び電流Ｉｂａｓｅを供給する。
【００７６】
更に、リファレンス電流生成２０−３について説明する。リファレンス電流生成回路２０−３は第３のブロックＢＬＫ領域に対応し、第３のブロックＢＬＫ領域の直下に設けられたセンスアンプＳＡにリファレンス電流Ｉｒｅｆ_ＢＡ３を供給する。リファレンス電流生成２０−３は、ｎチャネル型ＭＯＳトランジスタ３０−３、３２−３、及び３４−３、電流源３１−３、３３−３、３５−３、及び３６−３、並びにＮＯＲ回路３７−３、３８−３、及び反転器３９−３を備える。
【００７７】
ＭＯＳトランジスタ３０−３の電流経路の一端には、電流源３１−３から電流Ｉ１が供給され、電流経路の他端はノードＮ５０に接続され、ゲートにはＯＲ回路３７−３による演算結果が供給される。ＯＲ回路３７−３は信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ１、及び信号Ｂｌｋ ａｒｅａ２をＯＲ演算する。ＭＯＳトランジスタ３２−３の電流経路の一端には、電流源３３−３による電流Ｉ２が供給され、電流経路の他端はノードＮ５０に接続され、ゲートにはＯＲ回路３８−３による演算結果が供給される。ＯＲ回路３８−３は信号Ｂｌｋ ａｒｅａ０、及び信号Ｂｌｋ ａｒｅａ１をＯＲ演算する。ＭＯＳトランジスタ３４−３の電流経路の一端には電流源３５−３による電流Ｉ３が供給され、電流経路の他端はノードＮ５０に接続され、ゲートには反転器３９−３が出力する信号が供給される。反転器３９−３は信号Ｂｌｋ ａｒｅａ０を反転する。また、電流源３６−３はノードＮ５０に電流Ｉｂａｓｅを供給する。
【００７８】
次に、制御部４０について説明する。制御部４０はストライプＳＴＰ中のブロックＢＬＫ０〜ブロックＢＬＫ３１を管理する。ブロックＢＬＫ０〜ブロックＢＬＫ３１は、形成される回路構成によって複数の集合体に区分けされる。このため、制御部４０は、その回路構成によって区分けされた複数の集合体を管理する。つまり、図１０で示すように、制御部４０は、区分けされた例えばブロックＢＬＫ０〜ブロックＢＬＫ７、…、ブロックＢＬＫ２４〜ブロックＢＬＫ３１の各々の集合体を管理する。具体的には、制御部４０は、どのブロックＢＬＫがどの集合体に属しているのかを管理する。なお、本実施形態では、ブロックＢＬＫ０〜ブロックＢＬＫ３１を４分割したが、２分割や３分割、それ以上にすることも可能である。この際、ブロックＢＬＫを区分けした数だけのリファレンス電流生成回路２０を設ける必要がある。
【００７９】
更に制御部４０は、外部機器（host）からアドレスを受け、読み出し対象とされるブロックがどのブロックなのか、ＢＬＫ ａｒｅａ０〜ＢＬＫ ａｒｅａ３をデコードする。つまり制御部４０は、読み出しアドレスを受けると、デコード結果に基づいてこの読み出し対象とされるブロックＢＬＫを把握する。すなわち、上記ブロックＢＬＫ０〜ブロックＢＬＫ６３のうちいずれかブロックＢＬＫが読み出し対象とされたかを把握する。上述したように、制御部４０はどのブロックＢＬＫがどの集合体に属しているのかを管理している。つまり、制御部４０は、読み出しアドレスに応じて、上記信号Ｂｌｋ ａｒｅａ０〜Ｂｌｋ ａｒｅａ３について“Ｌ”レベルまたは“Ｈ”レベルいずれかを生成する。これにより、リファレンス電流生成回路２０−０〜２０−３は、読み出し対象とされたブロックＢＬＫに応じた適切なリファレンス電流Ｉｒｅｆを生成する事が出来る。
【００８０】
また、制御部４０は読み出しアドレスから、読み出し対象ブロックＢＬＫから各センスアンプＳＡまでの、グローバル信号線の配線長ｌを把握する事も出来る。これは、制御部４０が、各センスアンプＳＡの回路配置と、各ブロックＢＬＫの回路構成との配置を把握していることから、各センスアンプＳＡから読み出し対象とされたブロックＢＬＫまでの距離を認識できるからである。この場合、制御部４０は、その配線長ｌに応じて、信号ｂｌｋ ａｒｅａ０〜信号ｂｌｋ ａｒｅａ３を生成する。
【００８１】
次に、図１１を用いて、上記構成において、選択されたブロックＢＬＫに応じてリファレンス電流生成２０−０〜２０−３が生成するリファレンス電流Ｉｒｅｆについて説明する。図１１は、第０のブロックＢＬＫ領域〜第３のブロックＢＬＫ領域とそれらが選択された際にそれら第０のブロックＢＬＫ領域〜第３のブロックＢＬＫ領域に対応するセンスアンプＳＡに流れるリファレンス電流の関係を示した表である。
【００８２】
図１１に第０のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ０〜ブロックＢＬＫ７のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ１〜信号Ｂｌｋ ａｒｅａ３は“Ｌ”レベルとされる為、ＭＯＳトランジスタ３０−０、３２−０、及び３４−０はそれぞれオン状態とされる（図１０参照）。従って、ノードＮ２０におけるリファレンス電流Ｉｒｅｆ_ＢＡ０の値は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。また、信号Ｂｌｋ ａｒｅａ０は“Ｈ”レベルとされることから、ＭＯＳトランジスタ３０−１はオフ状態、ＭＯＳトランジスタ３２−１はオン状態とされる（図１０参照）。従って、ノードＮ３０におけるリファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。同様に、ノードＮ４０におけるリファレンス電流Ｉｒｅｆ_ＢＡ２の値はＩ３＋Ｉｂａｓｅとされ、ノードＮ５０におけるリファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉｂａｓｅとされる。
【００８３】
次に、第１のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ８〜ブロックＢＬＫ１５のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ１は“Ｈ”レベルとされ、信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ２、及び信号Ｂｌｋ ａｒｅａ３はそれぞれ“Ｌ”レベルとされる。このため、ＯＲ回路３８−０、及び反転器３９−０はそれぞれ“Ｈ”レベルを出力する。従って、ＭＯＳトランジスタ３２−０、及び３２−０がオン状態とされ（図１０参照）、ノードＮ２０に流れるリファレンス電流Ｉｒｅｆ_ＢＡ０の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。同様に、リファレンス電流生成回路２０−１においては、ＭＯＳトランジスタ３０−１、及びＭＯＳトランジスタ３２−１はオン状態とされる（図１０参照）。従って、リファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされ、リファレンス電流Ｉｒｅｆ_ＢＡ２の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされ、リファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉ３＋Ｉｂａｓｅとされる。
【００８４】
次に、第２のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ１６〜ブロックＢＬＫ２３のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ０、信号Ｂｌｋ ａｒｅａ１、信号Ｂｌｋ ａｒｅａ３は“Ｌ”レベルとされ、信号Ｂｌｋ ａｒｅａ２は“Ｈ”レベルとされる。従って、リファレンス電流生成２０−０において、ＭＯＳトランジスタ３０−０、３２−０、及び３４−０はそれぞれオン状態とされる（図１０参照）。よって、ノードＮ２０におけるリファレンス電流Ｉｒｅｆ_ＢＡ０の値はＩ３＋Ｉｂａｓｅとされる。同様に、リファレンス電流生成回路２０−１において、ＭＯＳトランジスタ３０−１はオフ状態、ＭＯＳトランジスタ３２−１はオン状態とされる（図１０参照）。従って、ノードＮ３０におけるリファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。同様に、ノードＮ４０におけるリファレンス電流Ｉｒｅｆ_ＢＡ２の値はＩ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされ、ノードＮ５０におけるリファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。
【００８５】
更に、第３のブロックＢＬＫ領域のいずれかブロックＢＬＫが選択状態とされた場合のリファレンス電流Ｉｒｅｆ_ＢＡ０〜Ｉｒｅｆ_ＢＡ３の値を示す。すなわち、ブロックＢＬＫ２４〜ブロックＢＬＫ３１のいずれか１つが読み出し対象とされた場合を想定する。この場合、信号Ｂｌｋ ａｒｅａ０〜信号Ｂｌｋ ａｒｅａ２は“Ｌ”レベルとされ、信号Ｂｌｋ ａｒｅａ３は“Ｈ”レベルとされる。従って、リファレンス電流生成２０−０において、ＭＯＳトランジスタ３０−０、３２−０、及び３４−０はそれぞれオフ状態とされる（図１０参照）。よって、ノードＮ２０におけるリファレンス電流Ｉｒｅｆ_ＢＡ０の値はＩｂａｓｅとされる。同様に、リファレンス電流生成回路２０−１において、ＭＯＳトランジスタ３０−１、及びＭＯＳトランジスタ３２−１はそれぞれオフ状態とされる（図１０参照）。従って、ノードＮ３０におけるリファレンス電流Ｉｒｅｆ_ＢＡ１の値は、Ｉ３＋Ｉｂａｓｅとされる。同様に、ノードＮ４０におけるリファレンス電流Ｉｒｅｆ_ＢＡ２の値はＩ２＋Ｉ３＋Ｉｂａｓｅとされ、ノードＮ５０におけるリファレンス電流Ｉｒｅｆ_ＢＡ３の値は、Ｉ１＋Ｉ２＋Ｉ３＋Ｉｂａｓｅとされる。
【００８６】
以上の様に、選択されたブロックＢＬＫ領域から離れるに従い、センスアンプＳＡに流すリファレンス電流の値を小さくする。なお、信号Ｂｌｋ ａｒｅａ０〜信号Ｂｌｋ ａｒｅａ３は、選択されたブロックＢＬＫに応じて制御部４０により“Ｌ”レベルまたは“Ｈ”レベルのいずれか信号に制御される。
【００８７】
本実施形態に係る半導体記憶装置であると、センスアンプＳＡ内に流すリファレンス電流Ｉｒｅｆの値を可変とすることでデータの誤読み出しを防止することが出来る。すなわち、本実施形態に係る半導体記憶装置であると、読み出しの対象とされたブロックＢＬＫに応じて、各センスアンプＳＡに流すリファレンス電流Ｉｒｅｆの値を可変とする制御部を備える。この制御部により、読み出し対象とされたブロックＢＬＫとセンスアンプＳＡとの配置位置に応じて変化するグローバル信号線の配線長に起因した寄生抵抗の影響を低減する事が出来る。つまり上述したように、読み出し対象とされたブロックＢＬＫがセンスアンプＳＡから見て遠い位置にある場合、センスアンプＳＡでセンスする電流値は、メモリセルＭＣの保持データに起因した電流値の他、それまで電流が通過してきたグローバル信号線の寄生抵抗の影響を受けることになる。このため、グローバル信号線の有する寄生抵抗を加味したセンスが必要となる。本実施形態に係る半導体記憶装置はこのような問題に鑑み、寄生抵抗によって低下した電流をセンスする際、その基準となるリファレンス電流Ｉｒｅｆの値を上下させる。具体的には、センスアンプＳＡから見て、選択状態のブロックＢＬＫの位置が遠い場合、センスする電流が通過するグローバル信号線の距離は長くなる。すなわち寄生抵抗が大きくなる。このため、例えメモリセルＭＣの保持データが“１”データ（図６参照）であっても、本来の電流Ｉｃｅｌｌ_ｏｎから低下した電流Ｉｃｅｌｌ_ｏｎ１（＜電流Ｉｃｅｌｌ_ｏｎ）をセンスするおそれがある。この場合、上記図１０、図１１で説明したように当初のリファレンス電流Ｉｒｅｆの値よりも低下させて、上記電流Ｉｃｅｌｌ_ｏｎ１をセンスする。これによってグローバル信号線の配線長に起因した寄生抵抗に関わらず、データを正確に読み出すことが出来る。
【００８８】
一方、センスアンプＳＡから見て、選択状態のブロックＢＬＫの位置が近い場合（例えば、センスアンプＳＡの真上に位置するブロックＢＬＫが選択された様な状況）、センスする電流が通過するグローバル信号線の距離は上記場合に比して短くなる。すなわちグローバル信号線による寄生抵抗の影響は小さくなる。このため、センスアンプＳＡは、メモリセルＭＣの保持するデータに応じた電流をセンスする事が出来る。
【００８９】
以上の様に、制御部４０が選択状態のブロックＢＬＫと各センスアンプＳＡとの位置を管理し、センスアンプＳＡに流すリファレンス電流Ｉｒｅｆの値を制御することで、データの誤読み出しを防止する事が出来る。
【００９０】
なお上記実施形態では、ブロックＢＬＫ０〜ブロックＢＬＫ３１を４つに分割したが、２つに分割した場合であっても上記同様の効果を得ることが出来る。すなわち、ブロックＢＬＫ０〜ブロックＢＬＫ１５までを第０のブロックＢＬＫ領域とし、残りのブロックＢＬＫを第１のブロックＢＬＫ領域とする。更にリファレンス電流生成２０−０〜２０−３においても適切なリファレンス電流Ｉｒｅｆを生成するよう必要な構成とすれば良い。
【００９１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００９２】
１…メモリセルアレイ、２…第１ストライプバッファ、３…ページレジスタ、４…第２ストライプバッファ、４…グローバルロウデコーダ、ＢＡＹ…ベイ、ＳＴＰ…ストライプ、
【特許請求の範囲】
【請求項１】
データを保持可能なメモリセルが行及び列に沿って設けられ、前記データの読み出し単位とされるブロックが第１方向に沿って複数形成されたストライプと、
前記ブロックが形成された直下に各々が設けられ、前記データを読み出すセンスアンプと、
前記第１方向に沿って前記ストライプを貫通するように形成され、前記ブロックから読み出された前記データを前記センスアンプに転送するグローバル信号線と、
前記センスアンプが配置された各々のエリアと複数の前記ブロックのうち前記データの読み出し対象とされた前記ブロックとの位置関係に応じて各々の前記センスアンプに流すリファレンス電流の値を制御する制御部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、可変抵抗素子と整流素子とを含み、
前記制御部は、前記読み出し対象とされた前記ブロックから前記データを読み出す前記センスアンプまでの距離に応じた前記グローバル信号線の配線長に応じて前記リファレンス電流の値を制御する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、前記配線長が長くなるに伴い前記値を小さくする
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ストライプ内には、配置位置に応じて複数の前記ブロックを纏める集合体として第１ブロック群及び第２ブロック群が形成され、
複数の前記センスアンプの各々は、対応する前記第１ブロック群または前記第２ブロック群のいずれか直下に配置され、
読み出し対象とされた前記ブロックを含む前記集合体が前記第１ブロック群または前記第２ブロック群を示す信号に応じて、前記制御部は、前記第１ブロック群または前記第２ブロックの直下に配置された前記センスアンプに前記リファレンス電流として第１電流またはこの第１電流よりも大きな第２電流を供給する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記信号が前記第１ブロック群を示す場合、前記第１ブロック群の直下に配置された前記センスアンプには、前記第１電流が流れ、
前記第２ブロックの直下に配置される前記センスアンプには、前記第２電流が流れる
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項１】
データを保持可能なメモリセルが行及び列に沿って設けられ、前記データの読み出し単位とされるブロックが第１方向に沿って複数形成されたストライプと、
前記ブロックが形成された直下に各々が設けられ、前記データを読み出すセンスアンプと、
前記第１方向に沿って前記ストライプを貫通するように形成され、前記ブロックから読み出された前記データを前記センスアンプに転送するグローバル信号線と、
前記センスアンプが配置された各々のエリアと複数の前記ブロックのうち前記データの読み出し対象とされた前記ブロックとの位置関係に応じて各々の前記センスアンプに流すリファレンス電流の値を制御する制御部と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、可変抵抗素子と整流素子とを含み、
前記制御部は、前記読み出し対象とされた前記ブロックから前記データを読み出す前記センスアンプまでの距離に応じた前記グローバル信号線の配線長に応じて前記リファレンス電流の値を制御する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御部は、前記配線長が長くなるに伴い前記値を小さくする
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記ストライプ内には、配置位置に応じて複数の前記ブロックを纏める集合体として第１ブロック群及び第２ブロック群が形成され、
複数の前記センスアンプの各々は、対応する前記第１ブロック群または前記第２ブロック群のいずれか直下に配置され、
読み出し対象とされた前記ブロックを含む前記集合体が前記第１ブロック群または前記第２ブロック群を示す信号に応じて、前記制御部は、前記第１ブロック群または前記第２ブロックの直下に配置された前記センスアンプに前記リファレンス電流として第１電流またはこの第１電流よりも大きな第２電流を供給する
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
前記信号が前記第１ブロック群を示す場合、前記第１ブロック群の直下に配置された前記センスアンプには、前記第１電流が流れ、
前記第２ブロックの直下に配置される前記センスアンプには、前記第２電流が流れる
ことを特徴とする請求項４記載の半導体記憶装置。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−１１４７３８（Ｐ２０１３−１１４７３８Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１２−１９８８７０（Ｐ２０１２−１９８８７０）
【出願日】平成２４年９月１０日（２０１２．９．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２４年９月１０日（２０１２．９．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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