周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法

【課題】回路規模および消費電力の大幅な増加を伴うことないしに、低スプリアス特性となる周波数シンセサイザを得る。
【解決手段】位相アキュムレータ（１０）と、位相アキュムレータからの累積加算値に対応する振幅データのデジタル信号を出力する位相振幅変換回路（２０）と、位相振幅変換回路からのデジタル信号に対応する振幅データのアナログ信号を出力するデジタルアナログ変換回路（３０）とを備え、位相振幅変換回路（２０）は、累積加算値に対する振幅データの特性を複数のセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づいて、使用する補正データの位相データ範囲をセグメントごとに適切な値に変更することで、それぞれのセグメントに応じた誤差補正を行い、デジタル信号を出力する。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信装置などに用いられる周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法に関し、特に、小形化および低スプリアス化を実現するための周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法に関するものである。
【背景技術】
【０００２】
図１３は、従来の周波数シンセサイザの構成図である。図１３に示す周波数シンセサイザは、位相アキュムレータ１１０、位相振幅変換回路１２０、およびＤ−Ａ変換器１３０で構成されている（例えば、非特許文献１参照）。ここで、位相振幅変換回路１２０は、１の補数演算回路１２１、乗算回路１２２、傾きデータ用回路１２３、基点データ用回路１２４、加算回路１２７、および符号制御回路１２８を備えて構成されている。
【０００３】
出力周波数を定めるＬビットの制御信号ｋが位相アキュムレータ１１０に入力される。位相アキュムレータ１１０は、外部からのクロック信号（図示していない）に同期して、制御信号ｋを累積加算し、位相データθを位相振幅変換回路１２０に出力する。
【０００４】
位相振幅変換回路１２０は、クロック信号に同期して、位相データθに対応した正弦波（または余弦波）の振幅を表すデジタル信号Ｄをデジタルアナログ（Ｄ−Ａ）変換器１３０に出力する。さらに、Ｄ−Ａ変換器１３０は、クロック信号に同期して、デジタル信号Ｄに応じたアナログ信号Ａを外部に出力する。
【０００５】
次に、図１３に示す位相振幅変換回路１２０の内部の動作について説明する。位相アキュムレータ１１０から入力する位相データθのうち、最上位ビットＭＳＢ１が符号制御回路１２８に入力され、ＭＳＢ１を除いた位相データθが１の補数演算回路１２１に入力される。
【０００６】
１の補数演算回路１２１は、ＭＳＢ１を除いた位相データθの最上位ビットＭＳＢ２に基づき、ＭＳＢ１とＭＳＢ２を除いた位相データθより１の補数演算を行い、演算結果θ１を出力する。そして、θ１の上位ビットＭＳＢ３（ビット数は１以上の自然数）が傾きデータ用回路１２３と基点データ用回路１２４に入力される。
【０００７】
傾きデータ用回路１２３は、ＭＳＢ３に応じた傾きデータを算出し、乗算回路１２２に出力する。一方、基点データ用回路１２４は、ＭＳＢ３に応じた基点データを算出し、加算回路１２７に出力する。
【０００８】
乗算回路１２２は、ＭＳＢ３を除いたθ１の位相データＬＳＢと、傾きデータ用回路１２３から得た傾きデータとを乗算し、乗算結果を加算回路１２７に出力する。加算回路１２７は、乗算回路１２２による乗算結果と、基点データ用回路１２４から得た基点データとを加算し、加算結果を符号制御回路１２８に出力する。そして、符号制御回路１２８は、ＭＳＢ１に基づき、加算回路１２７による加算結果の符合を制御し、符号制御した加算結果Ｄを、Ｄ−Ａ変換器１３０に出力する。
【０００９】
ここで、位相振幅変換回路１２０は、正弦波（または余弦波）の対象性を利用して、０〜９０度の範囲で線形に変化する位相データを、直線近似方式を用いて非線形な振幅データに近似変換している。さらに、位相振幅変換回路１２０は、近似の精度を高めるために、位相データを複数のセグメントに分割（通常は等間隔）する。
【００１０】
図１４は、位相データに対する振幅データと誤差データの特性を示す説明図である。ここでは、セグメント数が２の場合を例示している。位相データに対する振幅データの特性を示した図１４（ａ）中、実線は理論特性、点線は近似特性である。非線形な振幅特性を、基点データ（図１４（ａ）中の○印）からの直線近似で表している。
【００１１】
ここで、位相データに対する誤差データの特性を示した図１４（ｂ）から分かるように、直線近似による振幅データと理想特性には誤差が生じる。しかしながら、セグメント数を多くすることで、シンセサイザ出力におけるスプリアスレベルを低減できる。
【００１２】
先の図１３に示す周波数シンセサイザと同様に、直線近似方式を用いた別構成のシンセサイザがある。図１５は、図１３とは異なる構成を備えた従来の周波数シンセサイザの構成図である。図１５に示す周波数シンセサイザは、位相アキュムレータ１１０、位相振幅変換回路１２０、およびＤ−Ａ変換器１３０で構成されている（例えば、非特許文献１参照）。ここで、位相振幅変換回路１２０は、１の補数演算回路１２１、第２の１の補数演算回路１２１ａ、補正データ用回路１２６、加算回路１２７、および符号制御回路１２８を備えて構成されている。
【００１３】
出力周波数を定めるＬビットの制御信号ｋが位相アキュムレータ１１０に入力される。位相アキュムレータ１１０は、外部からのクロック信号（図示していない）に同期して、制御信号ｋを累積加算し、位相データθを位相振幅変換回路１２０に出力する。
【００１４】
位相振幅変換回路１２０は、クロック信号に同期して、位相データθに対応した正弦波（または余弦波）の振幅を表すデジタル信号Ｄをデジタルアナログ（Ｄ−Ａ）変換器１３０に出力する。さらに、Ｄ−Ａ変換器１３０は、クロック信号に同期して、デジタル信号Ｄに応じたアナログ信号Ａを外部に出力する。
【００１５】
次に、図１５に示す周波数シンセサイザでの位相振幅変換回路１２０の内部の動作について説明する。なお、先の図１３に示す周波数シンセサイザと同様の動作については、説明を省略する。
【００１６】
図１５に示す位相振幅変換回路１２０において、第１の１の補数演算回路１２１は、ＭＳＢ１を除いた位相データθの最上位ビットＭＳＢ２に基づき、ＭＳＢ１とＭＳＢ２を除いた位相データθより１の補数演算を行い、演算結果θ１を出力する。
【００１７】
第２の１の補数演算回路１２１ａは、θ１の最上位ビットＭＳＢ３を入力とし、ＭＳＢ３に基づき、ＭＳＢ３を除いた位相データθ１より１の補数演算を行い、演算結果Ｄ２を加算回路１２７に出力する。
【００１８】
一方、補正データ用回路１２６は、θ１に応じた補正データＤ３を加算回路１２７に出力する。加算回路１２７は、θ１（Ｄ１）、Ｄ２とＤ３の加算を行い、加算結果を符号制御回路１２８に出力する。
【００１９】
図１６は、位相データに対する振幅データと誤差データの特性を示す説明図である。ここでは、セグメント数が２の場合を例示している。位相データに対する振幅データの特性を示した図１６（ａ）中、実線は理論特性、点線はＤ３を加算しない場合の近似特性である。Ｄ３を加算していないと誤差が生じる。
【００２０】
しかしながら、位相データに対する誤差データの特性を示した図１６（ｂ）から分かるように、Ｄ３を用いて振幅補正を行うことで、誤差がほぼゼロとなる。この結果、シンセサイザ出力におけるスプリアスレベルを低減できる。
【先行技術文献】
【非特許文献】
【００２１】
【非特許文献１】Ｊ．Ｍ．ＰｉｅｒｒｅＬａｎｇｌｏｉｓ他、“ＮｏｖｅｌＡｐｐｒｏａｃｈｔｏｔｈｅＤｅｓｉｇｎｏｆＤｉｒｅｃｔＤｉｇｉｔａｌＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒｓＢａｓｅｄｏｎＬｉｎｅａｒＩｎｔｅｒｐｏｌａｔｉｏｎ、” ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｉｒｃｕｉｔｓａｎｄＳｙｓｔｅｍｓ−ＩＩ、Ｖｏｌ．５０、Ｎｏ．９、ｐｐ．５６７〜５７８、Ｓｅｐｔ．２００３
【非特許文献２】Ａ．Ｙａｍａｇｉｓｈｉ他、“Ａ２−Ｖ、２ＧＨｚＬｏｗ−ＰｏｗｅｒＤｉｒｅｃｔＤｉｇｉｔａｌＦｒｅｑｕｅｎｃｙＳｙｎｔｈｅｓｉｚｅｒＣｈｉｐ−ＳｅｔｆｏｒＷｉｒｅｌｅｓｓＣｏｍｍｕｎｉｃａｔｉｏｎ、”ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．３３、Ｎｏ．２、ｐｐ．２１０−２１７、Ｆｅｂ．１９９８
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、従来技術には、以下のような課題がある。
先の図１３に示す従来の周波数シンセサイザでは、セグメント数を大きくすることでスプリアスレベルを低減することができる。しかしながら、セグメント数を大きくすると、傾きデータ用回路１２３と基点データ用回路１２４の回路規模が大きくなり、コストが高くなる。さらに、消費電力も回路規模に合わせて増えるといった課題があった。
【００２３】
また、先の図１５に示す従来の周波数シンセサイザでは、位相データθ１に応じた補正データＤ３を用いることで、スプリアスレベルを低減することができる。しかしながら、Ｄ３のビット数とスプリアスレベルは、相反する関係（ビット数が低いとスプリアスレベルが高まる）にある。
【００２４】
そのため、低スプリアス特性を得るには、Ｄ３のビット数を高める必要があり、その結果、補正データ用回路１２６の回路規模が大きくなり、コストが高くなる。さらに、消費電力も回路規模に合わせて増えるといった課題があった。
【００２５】
本発明は、前記のような課題を解決するためになされたものであり、回路規模および消費電力の大幅な増加を伴うことなしに、低スプリアス特性となる周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法を得ることを目的とする。
【課題を解決するための手段】
【００２６】
本発明に係る周波数シンセサイザは、外部からのクロック信号に同期して、外部からの周波数制御信号を累積加算して、周波数制御信号の累積加算値を出力し、累積加算値が上限値に到達すると累積加算値をオーバーフロー処理する位相アキュムレータと、位相アキュムレータからの累積加算値に対応する振幅データのデジタル信号を出力する位相振幅変換回路と、位相振幅変換回路からのデジタル信号に対応する振幅データのアナログ信号を出力するデジタルアナログ変換回路とを備えた周波数シンセサイザにおいて、位相振幅変換回路は、累積加算値に対する振幅データの特性を複数のセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づいて、使用する補正データの位相データ範囲をセグメントごとに適切な値に変更することで、それぞれのセグメントに応じた誤差補正を行い、デジタル信号を出力するものである。
【００２７】
また、本発明に係る周波数シンセサイザ用の位相振幅変換方法は、外部からのクロック信号に同期して、外部からの周波数制御信号を累積加算して、周波数制御信号の累積加算値を出力し、累積加算値が上限値に到達すると累積加算値をオーバーフロー処理する位相アキュムレータ処理ステップと、位相アキュムレータ処理ステップからの累積加算値に対応する振幅データのデジタル信号を出力する位相振幅変換処理ステップと、位相振幅変換処理ステップからのデジタル信号に対応する振幅データのアナログ信号を出力するデジタルアナログ変換処理ステップとを備えた周波数シンセサイザ用の位相振幅変換方法において、位相振幅変換処理ステップは、累積加算値に対する振幅データの特性を複数のセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づいて、使用する補正データの位相データ範囲をセグメントごとに適切な値に変更することで、それぞれのセグメントに応じた誤差補正を行い、デジタル信号を出力するものである。
【発明の効果】
【００２８】
本発明に係る周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法によれば、位相データに対する振幅データの特性をセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づく誤差補正を行う構成を備えることにより、回路規模および消費電力の大幅な増加を伴うことなしに、低スプリアス特性となる周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法を得ることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１による周波数シンセサイザを示す構成図である。
【図２】本発明の実施の形態１における位相データに対する振幅データと誤差データの特性を示す説明図である。
【図３】本発明の実施の形態１におけるセグメント２での位相データに対する誤差データおよび補正データの特性を示した説明図である。
【図４】本発明の実施の形態１におけるセグメント１での位相データに対する誤差データおよび補正データの特性を示した説明図である。
【図５】本発明の実施の形態１におけるセグメント１での位相データに対する、先の図４（ｂ）とは異なる補正データの特性を示した説明図である。
【図６】本発明の実施の形態２による周波数シンセサイザを示す構成図である。
【図７】本発明の実施の形態２における位相データに対する振幅データと誤差データの特性を示す説明図である。
【図８】本発明の実施の形態２におけるセグメント１、２での位相データに対するそれぞれの補正データの特性を示した説明図である。
【図９】本発明の実施の形態３による周波数シンセサイザを示す構成図である。
【図１０】本発明の実施の形態４による周波数シンセサイザを示す構成図である。
【図１１】先の実施の形態２における図６の構成に対して係数乗算回路を付加した場合の、本発明の実施の形態４による周波数シンセサイザを示す構成図である。
【図１２】先の実施の形態３における図９の構成に対して係数乗算回路を付加した場合の、本発明の実施の形態４による周波数シンセサイザを示す構成図である。
【図１３】従来の周波数シンセサイザの構成図である。
【図１４】位相データに対する振幅データと誤差データの特性を示す説明図である。
【図１５】図１３とは異なる構成を備えた従来の周波数シンセサイザの構成図である。
【図１６】位相データに対する振幅データと誤差データの特性を示す説明図である。
【発明を実施するための形態】
【００３０】
以下、本発明の周波数シンセサイザおよび周波数シンセサイザ用の位相振幅変換方法の好適な実施の形態につき図面を用いて説明する。
【００３１】
実施の形態１．
図１は、本発明の実施の形態１による周波数シンセサイザを示す構成図である。本実施の形態１における周波数シンセサイザは、位相アキュムレータ１０、位相振幅変換回路２０、およびデジタルアナログ（Ｄ−Ａ）変換器３０で構成されている。ここで、位相振幅変換回路２０は、１の補数演算回路２１、乗算回路２２、傾きデータ用回路２３、基点データ用回路２４、範囲変換回路２５、補正データ用回路２６、加算回路２７、および符号制御回路２８を備えて構成されている。
【００３２】
位相アキュムレータ１０は、図示していないがクロック信号に同期して、Ｌビットの制御信号ｋを累積加算し、位相データθを位相振幅変換回路２０に出力する。なお、位相アキュムレータ１０では、その累積加算値θが上限値（２Ｌ−１）以上になると、オーバーフロー処理によって、新しい累積加算値θが（累積加算値−２Ｌ）となる。
【００３３】
位相振幅変換回路２０は、クロック信号に同期して、位相データθに対応した正弦波（または余弦波）の振幅を表すデジタル信号ＤをＤ−Ａ変換器３０に出力する。さらに、Ｄ−Ａ変換器３０は、クロック信号に同期して、デジタル信号Ｄに応じたアナログ信号Ａを外部に出力する。
【００３４】
次に、図１に示す位相振幅変換回路２０の内部動作について、詳細に説明する。位相アキュムレータ１０から入力する位相データθのうち、最上位ビットＭＳＢ１が符号制御回路２８に入力され、ＭＳＢ１を除いた位相データθが１の補数演算回路２１に入力される。
【００３５】
１の補数演算回路２１は、ＭＳＢ１を除いた位相データθの最上位ビットＭＳＢ２に基づき、ＭＳＢ１とＭＳＢ２を除いた位相データθより１の補数演算を行い、演算結果θ１を、乗算回路２２、傾きデータ用回路２３、基点データ用回路２４、範囲変換回路２５のそれぞれに出力する。
【００３６】
傾きデータ用回路２３は、θ１の上位ビットＭＳＢ３（ビット数は１以上の自然数）を入力とし、ＭＳＢ３に応じた傾きデータを算出し、乗算回路２２に出力する。また、基点データ用回路２４は、θ１の上位ビットＭＳＢ３（ビット数は１以上の自然数）を入力とし、ＭＳＢ３に応じた基点データを算出し、加算回路２７に出力する。そして、乗算回路２２は、ＭＳＢ３を除いたθ１の位相データＬＳＢと傾きデータ用回路２３から出力された傾きデータを乗算し、乗算結果を加算回路２７に出力する。
【００３７】
また、範囲変換回路２５は、θ１を入力とし、ＭＳＢ３に基づき、ＭＳＢ３を除いたθ１の位相データＬＳＢの変換を行い、変換後のＬＳＢを補正データ用回路２６に出力する。そして、補正データ用回路２６は、範囲変換回路２５から出力された変換後のＬＳＢを入力とし、変換後のＬＳＢに基づく補正データを算出し、加算回路２７に出力する。
【００３８】
そして、加算回路２７は、乗算回路２２からの乗算結果、基点データ用回路２４からの基点データ、および補正データ用回路２６からの補正データを加算し、加算結果を符号制御回路２８に出力する。
【００３９】
そして、符号制御回路２８は、ＭＳＢ１に基づき、加算回路２７から出力された加算結果の符合を制御し、符号制御した加算結果をデジタル信号Ｄとして、Ｄ−Ａ変換器３０に出力する。
【００４０】
ここで、位相振幅変換回路２０は、正弦波（または余弦波）の対象性を利用して、０〜９０度の範囲で線形に変化する位相データを、非線形な振幅データに変換している。その際、０〜９０度の位相データの範囲を複数のセグメントに分割し、セグメント毎に直線近似および誤差補正を行う。
【００４１】
以下に、セグメント毎の直線近似と誤差補正について述べる。なお、本説明では、０〜９０度の位相データを２つに等分割した場合について説明するが、３つ以上に等分割した場合、あるいは２つ以上に不等分割した場合にも、同様の効果を奏する。
【００４２】
図２は、本発明の実施の形態１における位相データに対する振幅データと誤差データの特性を示す説明図である。ここでは、説明を簡略化するために、セグメント数が２の場合を例示している。位相データに対する振幅データの特性を示した図２（ａ）中、実線は理論特性、点線は直線近似特性である。セグメント毎に、基点データ（図２（ａ）中の○印）を始点とし、傾きデータに応じた傾きの直線で１次近似を行う。
【００４３】
このような１次近似の結果、位相データに対する誤差データの特性を示した図２（ｂ）のように、誤差が生じる。これに対して、本実施の形態１では、次に述べる誤差補正により、誤差の量を低減している。
【００４４】
図２（ｂ）に示すように、位相に対する誤差特性は、セグメント毎に異なる。従って、非特許文献２に開示されている周波数シンセサイザのように、０〜９０度の位相データに応じた補正データを生成、または保持することは、回路規模の増加につながる。そこで、本実施の形態１では、補正データの共通化を図ることで、回路規模の増加を最小限に抑えている。
【００４５】
ここでは、まず始めに、誤差の変化幅が大きいセグメント２を用いて補正データの特性を定める。図３は、本発明の実施の形態１におけるセグメント２での位相データに対する誤差データおよび補正データの特性を示した説明図である。なお、ここで使用する位相データの範囲は、０〜４５度とする。
【００４６】
図３（ａ）に示す位相データの範囲（０〜４５度）に対するセグメント２の誤差データの特性とは逆特性となるように、補正データの特性を定める。この結果、図３（ｂ）のような位相データの範囲（０〜４５度）に対する補正データの特性となる。
【００４７】
次に、誤差の変化幅が小さいセグメント１の補正について説明する。図４は、本発明の実施の形態１におけるセグメント１での位相データに対する誤差データおよび補正データの特性を示した説明図である。なお、ここで使用する位相データの範囲は、先の図３におけるセグメント２の場合と同様に、０〜４５度とする。
【００４８】
先の図３と同様に、図４（ａ）に示す位相データの範囲（０〜４５度）に対するセグメント１の誤差特性とは逆特性となるように、補正データの特性を定める。ただし、図４（ｂ）に示すように、セグメント１における補正データの特性は、先の図３（ｂ）に示したセグメント２の補正データの一部を利用することで、誤差の逆特性を得ている。
【００４９】
そのために、使用する位相データの範囲を０〜４５度ではなく、例えば、０〜θｙ度（θｙは、０度＜θｙ＜４５度）に狭くする。図１に示す周波数シンセサイザにおける位相振幅変換回路２０内の範囲変換回路２５は、上述した図４（ｂ）における位相データの範囲を適切な値に変換することで、セグメント１、２のそれぞれに対する補正データの共通化を実現している。
【００５０】
すなわち、誤差の変化幅が大きいセグメントを用いて定めた１つの補正データを基にして、セグメントごとに、使用する補正データの位相データ範囲を適切な値に変更することで、補正データの共通化を実現している。
【００５１】
なお、図４（ｂ）では、位相データの使用範囲を０〜θｙ度とし、０度を開始点とする場合について説明した。しかしながら、本発明における位相データの使用範囲は、０度を開始点とする場合に限定されるものではない。図５は、本発明の実施の形態１におけるセグメント１での位相データに対する、先の図４（ｂ）とは異なる補正データの特性を示した説明図である。
【００５２】
図５に示すように、開始点を０度以外の位相θｘ（θｘは、０度＜θｘ＜４５度）としてもよい。開始点をθｘにすると、補正データに振幅のオフセットが生じる可能性がある。この場合、範囲変換回路２５は、基点データを適切な値に修正することで、補正データの特性を最適にすることができる。
【００５３】
以上のように、実施の形態１によれば、位相データに対する振幅データの特性をセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づく誤差補正を行う構成を備えている。この結果、従来の周波数シンセサイザと比較して、回路規模および消費電力の大幅な増加を伴わずに、低スプリアス特性を実現する周波数シンセサイザを得ることができる。
【００５４】
なお、上述した実施の形態１では、補正データ用回路２６の回路構成については述べていないが、入力データをアドレスとし保存しているデータを出力するメモリであってもよく、入力データに基づき演算結果を出力する演算回路であってもよい。
【００５５】
実施の形態２．
本実施の形態２では、先の実施の形態１と比較して、より簡易な構成の周波数シンセサイザについて説明する。なお、先の実施の形態１における図１と同一符号で示す部分については、同一または相当部分を示し、説明を省略する。
【００５６】
図６は、本発明の実施の形態２による周波数シンセサイザを示す構成図である。本実施の形態２における周波数シンセサイザは、位相アキュムレータ１０、位相振幅変換回路２０、およびデジタルアナログ（Ｄ−Ａ）変換器３０で構成されている。ここで、位相振幅変換回路２０は、１の補数演算回路２１、基点データ用回路２４、範囲変換回路２５、補正データ用回路２６、加算回路２７、および符号制御回路２８を備えて構成されている。
【００５７】
本実施の形態２における図６の構成は、先の実施の形態１における図１の構成と比較すると、乗算回路２２および傾きデータ用回路２３を備えていない点が異なっている。
【００５８】
次に、図６に示す位相振幅変換回路２０の内部動作について、詳細に説明する。位相アキュムレータ１０から入力する位相データθのうち、最上位ビットＭＳＢ１が符号制御回路２８に入力され、ＭＳＢ１を除いた位相データθが１の補数演算回路２１に入力される。
【００５９】
１の補数演算回路２１は、ＭＳＢ１を除いた位相データθの最上位ビットＭＳＢ２に基づき、ＭＳＢ１とＭＳＢ２を除いた位相データθより１の補数演算を行い、演算結果θ１を、加算回路２７、基点データ用回路２４、範囲変換回路２５のそれぞれに出力する。
【００６０】
基点データ用回路２４、範囲変換回路２５、および補正データ用回路２６の動作は、先の実施の形態１の場合と同様であり、説明を省略する。
【００６１】
加算回路２７は、１の補数演算回路２１からの演算結果（ＭＳＢ３を除いたθ１の位相データＬＳＢ）、基点データ用回路２４からの基点データ、および補正データ用回路２６からの補正データを加算し、加算結果を符号制御回路２８に出力する。
【００６２】
そして、符号制御回路２８は、ＭＳＢ１に基づき、加算回路２７から出力された加算結果の符合を制御し、符号制御した加算結果をデジタル信号Ｄとして、Ｄ−Ａ変換器３０に出力する。
【００６３】
図７は、本発明の実施の形態２における位相データに対する振幅データと誤差データの特性を示す説明図である。ここでは、説明を簡略化するために、セグメント数が２の場合を例示している。位相データに対する振幅データの特性を示した図７（ａ）中、実線は理論特性、点線は直線近似特性である。セグメント毎に、基点データ（図７（ａ）中の○印）を始点とし、ＬＳＢの増加率に応じた傾きの直線で１次近似を行う。
【００６４】
このような１次近似の結果、位相データに対する誤差データの特性を示した図７（ｂ）のように、誤差が生じる。これに対して、本実施の形態２では、次に述べる誤差補正により、誤差の量を低減している。
【００６５】
図７（ｂ）に示すように、本実施の形態２では近似で用いる直線の傾きが一定であり、この場合には、位相データに対する誤差特性がセグメント毎に大きく異なる可能性がある。そこで、本実施の形態２では、全てのセグメントで使用範囲を変更することを前提とし、変更範囲で誤差を十分補正できる補正データを用いることとする。
【００６６】
図８は、本発明の実施の形態２におけるセグメント１、２での位相データに対するそれぞれの補正データの特性を示した説明図である。この図８に示すように、セグメント１に対しては、図８（ａ）に示す範囲の補正データの特性を適用し、セグメント２に対しては、図８（ｂ）に示す範囲の補正データの特性を適用するように、セグメントごとに位相データの使用範囲の適正化を図っている。
【００６７】
以上のように、実施の形態２によれば、傾きデータ用回路と乗算回路を不要とした上で、位相データに対する振幅データの特性をセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づく誤差補正を行う構成を備えている。この結果、先の実施の形態１の周波数シンセサイザよりも、さらに回路規模および消費電力の低減し、低スプリアス特性を実現する周波数シンセサイザを得ることができる。
【００６８】
実施の形態３．
先の実施の形態２では、ＬＳＢの増加率に応じた傾きの直線で１次近似を行うことで、先の実施の形態１よりも簡易な構成を実現する周波数シンセサイザについて説明した。これに対して、本実施の形態３では、ＬＳＢの増加率に固定値の係数を乗算した傾きの直線で１次近似を行うことで、先の実施の形態１よりも簡易な構成を実現する周波数シンセサイザについて説明する。なお、先の実施の形態１における図１、および先の実施の形態２における図６と同一符号で示す部分については、同一または相当部分を示し、説明を省略する。
【００６９】
図９は、本発明の実施の形態３による周波数シンセサイザを示す構成図である。本実施の形態３における周波数シンセサイザは、位相アキュムレータ１０、位相振幅変換回路２０、およびデジタルアナログ（Ｄ−Ａ）変換器３０で構成されている。ここで、位相振幅変換回路２０は、１の補数演算回路２１、基点データ用回路２４、範囲変換回路２５、補正データ用回路２６、加算回路２７、符号制御回路２８、および係数乗算回路２９を備えて構成されている。
【００７０】
本実施の形態３における図９の構成は、先の実施の形態１における図１の構成と比較すると、乗算回路２２および傾きデータ用回路２３の代わりに、係数乗算回路２９を備えている点が異なっている。
【００７１】
次に、図９に示す位相振幅変換回路２０の内部動作について、詳細に説明する。位相アキュムレータ１０から入力する位相データθのうち、最上位ビットＭＳＢ１が符号制御回路２８に入力され、ＭＳＢ１を除いた位相データθが１の補数演算回路２１に入力される。
【００７２】
１の補数演算回路２１は、ＭＳＢ１を除いた位相データθの最上位ビットＭＳＢ２に基づき、ＭＳＢ１とＭＳＢ２を除いた位相データθより１の補数演算を行い、演算結果θ１を、係数乗算回路２９、基点データ用回路２４、範囲変換回路２５のそれぞれに出力する。
【００７３】
係数乗算回路２９は、ＭＳＢ３を除いたθ１の位相データＬＳＢを入力とし、係数乗算回路２９にあらかじめ保存されている固定値の係数をＬＳＢに乗算し、乗算結果を加算回路２７に出力する。
【００７４】
基点データ用回路２４、範囲変換回路２５、および補正データ用回路２６の動作は、先の実施の形態１の場合と同様であり、説明を省略する。
【００７５】
加算回路２７は、係数乗算回路２９からの乗算結果、基点データ用回路２４からの基点データ、および補正データ用回路２６からの補正データを加算し、加算結果を符号制御回路２８に出力する。
【００７６】
そして、符号制御回路２８は、ＭＳＢ１に基づき、加算回路２７から出力された加算結果の符合を制御し、符号制御した加算結果をデジタル信号Ｄとして、Ｄ−Ａ変換器３０に出力する。
【００７７】
本実施の形態３の周波数シンセサイザでは、先の実施の形態２における図６の構成と比較して、係数乗算回路２９をさらに備えている。この構成により、近似する直線の傾きを任意の値に設定することができ、先の実施の形態２の周波数シンセサイザよりも補正データの設計の自由度を高めることができる。この結果、スプリアスレベルのさらなる低減が可能となる。ただし、回路規模と消費電力については、先の実施の形態２の周波数シンセサイザよりも、係数乗算回路２９の分は増加することとなる。
【００７８】
以上のように、実施の形態３によれば、傾きデータ用回路と乗算回路の代わりに係数乗算回路を用いて、位相データに対する振幅データの特性をセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づく誤差補正を行う構成を備えている。この結果、先の実施の形態１の周波数シンセサイザよりも、さらに回路規模および消費電力の低減し、先の実施の形態２の周波数シンセサイザよりも、スプリアスレベルのさらなる低減を実現する周波数シンセサイザを得ることができる。
【００７９】
実施の形態４．
本実施の形態４では、セグメント毎に補正データの振幅を設定する機能を備えた周波数シンセサイザについて説明する。なお、先の実施の形態１における図１、先の実施の形態２における図６、および先の実施の形態３における図９と同一符号で示す部分については、同一または相当部分を示し、説明を省略する。
【００８０】
図１０は、本発明の実施の形態４による周波数シンセサイザを示す構成図である。本実施の形態４における周波数シンセサイザは、位相アキュムレータ１０、位相振幅変換回路２０、およびデジタルアナログ（Ｄ−Ａ）変換器３０で構成されている。ここで、位相振幅変換回路２０は、１の補数演算回路２１、乗算回路２２、傾きデータ用回路２３、基点データ用回路２４、範囲変換回路２５、補正データ用回路２６、加算回路２７、符号制御回路２８、および係数乗算回路２９ａを備えて構成されている。
【００８１】
本実施の形態４における図１０の構成は、先の実施の形態１における図１の構成と比較すると、係数乗算回路２９ａをさらに備えている点が異なっている。
【００８２】
次に、図１０に示す位相振幅変換回路２０の内部動作について、詳細に説明する。位相アキュムレータ１０から入力する位相データθのうち、最上位ビットＭＳＢ１が符号制御回路２８に入力され、ＭＳＢ１を除いた位相データθが１の補数演算回路２１に入力される。
【００８３】
１の補数演算回路２１は、ＭＳＢ１を除いた位相データθの最上位ビットＭＳＢ２に基づき、ＭＳＢ１とＭＳＢ２を除いた位相データθより１の補数演算を行い、演算結果θ１を乗算回路２２、傾きデータ用回路２３、基点データ用回路２４、範囲変換回路２５、係数乗算回路２９ａのそれぞれに出力する。
【００８４】
乗算回路２２、傾きデータ用回路２３、基点データ用回路２４、および範囲変換回路２５の動作は、先の実施の形態１の場合と同様であり、説明を省略する。
【００８５】
補正データ用回路２６は、範囲変換回路２５から出力される変換後のＬＳＢを入力とし、変換後のＬＳＢに基づき、補正データを係数乗算回路２９ａに出力する。
【００８６】
係数乗算回路２９ａは、１の補数演算回路２１からのＭＳＢ３と補正データ用回路２６からの補正データを入力とし、ＭＳＢ３に基づき、係数を補正データに乗算し、乗算結果を加算回路２７に出力する。
【００８７】
加算回路２７は、乗算回路２２からの乗算結果、基点データ用回路２４からの基点データ、および係数乗算回路２９ａからの補正データを加算し、加算結果を符号制御回路２８に出力する。
【００８８】
そして、符号制御回路２８は、ＭＳＢ１に基づき、加算回路２７から出力された加算結果の符合を制御し、符号制御した加算結果をデジタル信号Ｄとして、Ｄ−Ａ変換器３０に出力する。
【００８９】
本実施の形態４の周波数シンセサイザでは、先の実施の形態１における図１の構成と比較して、係数乗算回路２９ａをさらに備えている。この構成により、セグメント毎に補正データの振幅を設定することができ、先の実施の形態１の周波数シンセサイザよりも補正データの設計の自由度を高めることができる。この結果、スプリアスレベルのさらなる低減が可能となる。ただし、回路規模と消費電力については、先の実施の形態１の周波数シンセサイザよりも、係数乗算回路２９ａの分は増加することとなる。
【００９０】
以上のように、実施の形態４によれば、位相データに対する振幅データの特性をセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づく誤差補正を行う構成を備え、さらに、係数乗算回路を備える構成により、セグメント毎に補正データの振幅を設定できる。この結果、先の実施の形態１の周波数シンセサイザよりも、スプリアスレベルのさらなる低減を実現する周波数シンセサイザを得ることができる。
【００９１】
なお、上述した実施の形態４における図１０では、実施の形態１における図１の構成に対して係数乗算回路２９ａを付加した場合について説明した。これと同様に、実施の形態２における図６の構成に対して係数乗算回路２９ａを付加した場合、あるいは実施の形態３における図９の構成に対して係数乗算回路２９ａを付加した場合にも、同様の効果を得ることができる。
【００９２】
図１１は、先の実施の形態２における図６の構成に対して係数乗算回路２９ａを付加した場合の、本発明の実施の形態４による周波数シンセサイザを示す構成図である。また、図１２は、先の実施の形態３における図９の構成に対して係数乗算回路２９ａを付加した場合の、本発明の実施の形態４による周波数シンセサイザを示す構成図である。なお、これらのシンセサイザの動作については、すでに述べられているので、説明を省略する。
【符号の説明】
【００９３】
１０位相アキュムレータ、２０位相振幅変換回路、２１１の補数演算回路、２２乗算回路、２３傾きデータ用回路、２４基点データ用回路、２５範囲変換回路、２６補正データ用回路、２７加算回路、２８符号制御回路、２９係数乗算回路、２９ａ係数乗算回路、３０Ｄ−Ａ変換器。

【特許請求の範囲】
【請求項１】
外部からのクロック信号に同期して、外部からの周波数制御信号を累積加算して、前記周波数制御信号の累積加算値を出力し、前記累積加算値が上限値に到達すると前記累積加算値をオーバーフロー処理する位相アキュムレータと、
前記位相アキュムレータからの前記累積加算値に対応する振幅データのデジタル信号を出力する位相振幅変換回路と、
前記位相振幅変換回路からの前記デジタル信号に対応する振幅データのアナログ信号を出力するデジタルアナログ変換回路と
を備えた周波数シンセサイザにおいて、
前記位相振幅変換回路は、前記累積加算値に対する前記振幅データの特性を複数のセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づいて、使用する補正データの位相データ範囲をセグメントごとに適切な値に変更することで、それぞれのセグメントに応じた誤差補正を行い、前記デジタル信号を出力する
ことを特徴とする周波数シンセサイザ。
【請求項２】
請求項１に記載の周波数シンセサイザにおいて、
前記位相振幅変換回路は、前記直線近似をすることによる誤差の変化幅が最も大きいセグメントにおける補正データを全セグメントで共通化した補正データとして採用する
ことを特徴とする周波数シンセサイザ。
【請求項３】
請求項１または２に記載の周波数シンセサイザにおいて、
前記位相振幅変換回路は、
前記位相アキュムレータからの前記累積加算値に応じて、１の補数演算を行うことで第１の演算結果を出力する１の補数演算回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、近似用直線の傾きデータを出力する傾きデータ用回路と、
前記１の補数演算回路から出力される前記第１の演算結果と前記傾きデータ用回路から出力される前記傾きデータとを乗算することで第１の乗算結果を出力する乗算回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、近似用直線の基点データを出力する基点データ用回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、前記第１の演算結果の値を変換することで前記位相データ範囲を特定する範囲変換回路と、
前記範囲変換回路により特定された前記位相データ範囲に応じて、誤差補正データを出力する補正データ用回路と、
前記乗算回路から出力される前記第１の乗算結果と、前記基点データ用回路から出力される前記基点データと、前記補正データ用回路から出力される前記誤差補正データとを加算することで加算結果を出力する加算回路と、
前記位相アキュムレータからの前記累積加算値に応じて、前記加算回路から出力される前記加算結果の符号を制御する符号制御回路と
を有することを特徴とする周波数シンセサイザ。
【請求項４】
請求項１または２に記載の周波数シンセサイザにおいて、
前記位相振幅変換回路は、
前記位相アキュムレータからの前記累積加算値に応じて、１の補数演算を行うことで第１の演算結果を出力する１の補数演算回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、近似用直線の基点データを出力する基点データ用回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、前記第１の演算結果の値を変換することで前記位相データ範囲を特定する範囲変換回路と、
前記範囲変換回路により特定された前記位相データ範囲に応じて、誤差補正データを出力する補正データ用回路と、
前記１の補数演算回路から出力される前記第１の演算結果と、前記基点データ用回路から出力される前記基点データと、前記補正データ用回路から出力される前記誤差補正データとを加算することで加算結果を出力する加算回路と、
前記位相アキュムレータからの前記累積加算値に応じて、前記加算回路から出力される前記加算結果の符号を制御する符号制御回路と
を有することを特徴とする周波数シンセサイザ。
【請求項５】
請求項１または２に記載の周波数シンセサイザにおいて、
前記位相振幅変換回路は、
前記位相アキュムレータからの前記累積加算値に応じて、１の補数演算を行うことで第１の演算結果を出力する１の補数演算回路と、
前記１の補数演算から出力される前記第１の演算結果に所定の係数を乗算することで第２の乗算結果を出力する係数乗算回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、近似用直線の基点データを出力する基点データ用回路と、
前記１の補数演算回路から出力される前記第１の演算結果に応じて、前記第１の演算結果の値を変換することで前記位相データ範囲を特定する範囲変換回路と、
前記範囲変換回路により特定された前記位相データ範囲に応じて、誤差補正データを出力する補正データ用回路と、
前記係数乗算回路から出力される前記第２の乗算結果と、前記基点データ用回路から出力される前記基点データと、前記補正データ用回路から出力される前記誤差補正データとを加算することで加算結果を出力する加算回路と、
前記位相アキュムレータからの前記累積加算値に応じて、前記加算回路から出力される前記加算結果の符号を制御する符号制御回路と
を有することを特徴とする周波数シンセサイザ。
【請求項６】
請求項３ないし５のいずれか１項に記載の周波数シンセサイザにおいて、
前記補正データ用回路と前記加算回路との間に設けられ、前記１の補数演算から出力される前記第１の演算結果に応じた係数を、前記補正データ用回路から出力される前記誤差補正データに乗算し、前記係数を乗算後の誤差補正データを前記加算回路に出力する第２の係数乗算回路をさらに有し、
前記加算回路は、前記補正データ用回路から出力される前記誤差補正データを用いて前記加算結果を算出する代わりに、前記第２の係数乗算回路から出力される前記係数を乗算後の誤差補正データを用いて前記加算結果を算出する
ことを特徴とする周波数シンセサイザ。
【請求項７】
外部からのクロック信号に同期して、外部からの周波数制御信号を累積加算して、前記周波数制御信号の累積加算値を出力し、前記累積加算値が上限値に到達すると前記累積加算値をオーバーフロー処理する位相アキュムレータ処理ステップと、
前記位相アキュムレータ処理ステップからの前記累積加算値に対応する振幅データのデジタル信号を出力する位相振幅変換処理ステップと、
前記位相振幅変換処理ステップからの前記デジタル信号に対応する振幅データのアナログ信号を出力するデジタルアナログ変換処理ステップと
を備えた周波数シンセサイザ用の位相振幅変換方法において、
前記位相振幅変換処理ステップは、前記累積加算値に対する前記振幅データの特性を複数のセグメントごとに直線近似するとともに、全セグメントで共通化した補正データの特性に基づいて、使用する補正データの位相データ範囲をセグメントごとに適切な値に変更することで、それぞれのセグメントに応じた誤差補正を行い、前記デジタル信号を出力する
ことを特徴とする周波数シンセサイザ用の位相振幅変換方法。

【図１】