多重化装置
【課題】ギルバードセル回路で構成される多重化装置の高速化を目的とする。
【解決手段】
多重化装置を構成するギルバードセル回路に含まれる、第１のトランジスタペアー、第２のトランジスタペアーおよび第３のトランジスタペアーのうち、第１のトランジスタペアーと第２のトランジスタペアーの各ベースに直列にインダクタンスの片端を接続し、他端にキャパシタンスの片端を接続し、該キャパシタンスの他端を接地することにより高速化を実現する。
【解決手段】
多重化装置を構成するギルバードセル回路に含まれる、第１のトランジスタペアー、第２のトランジスタペアーおよび第３のトランジスタペアーのうち、第１のトランジスタペアーと第２のトランジスタペアーの各ベースに直列にインダクタンスの片端を接続し、他端にキャパシタンスの片端を接続し、該キャパシタンスの他端を接地することにより高速化を実現する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ギルバードセル回路を使用する多重化装置の高速化に関する。
【背景技術】
【０００２】
従来、高速通信に対応する多重化装置として、ギルバードセル回路を使用するものが知られている（例えば、下記文献）。
【０００３】
図８により、従来の多重化装置の動作を説明する。この図は、２つのデジタル入力信号を１つのデジタル出力信号に多重化する場合の例である。１つのデジタル信号（Ｄ１Ｐ、Ｄ１Ｎ）がＱ１、Ｑ２のベースに入力される。他方のデジタル信号（Ｄ２Ｐ、Ｄ２Ｎ）がＱ３、Ｑ４のベースに入力される。さらにクロック（ＣＫＰ、ＣＫＮ）がＱ５、Ｑ６のベースに接続される。このときＱ５の電圧がＱ６の電圧より高い場合、Ｑ６はカットオフされる。逆にＱ５の電圧がＱ６の電圧より低い場合、Ｑ５がカットオフされることになる。そうすると、クロック信号の半クロック毎にＱ１、Ｑ２のトランジスタペアーとＱ３、Ｑ４のトランジスタペアーのいずれかが選択される。
【０００４】
ここで、Ｑ１とＱ２のトランジスタペアーが選択されたとき、Ｑ１とＱ２のベースに入力された信号がＱＰ、ＱＮとして出力されることになる。
【０００５】
同様に、Ｑ３とＱ４のトランジスタペアーが選択されたとき、Ｑ３とＱ４のベースに入力された信号がＱＰ、ＱＮとして出力されることになる。
【０００６】
図９は、この入力信号Ｄ１Ｐ、Ｄ１Ｎ（Ｄ１Ｎは図示せず）とＤ２Ｐ、Ｄ２Ｎ（Ｄ２Ｎは図示せず）、クロック信号ＣＫＰ、ＣＫＮ（ＣＫＮは図示せず）および出力信号ＱＰ、ＱＮ（ＱＮは図示せず）の動作タイミングを示している。
【０００７】
上記で説明したとおり、クロックＣＫＰがハイレベルのとき、ＱＰはＤ１Ｐを出力する。クロックＣＫＰがローレベルのとき、ＱＰはＤ２Ｐを出力する。
【０００８】
したがって、この図に示すように、クロックＣＫＰの切り換わりにより、Ｄ１ＰとＤ２Ｐのいずれかが選択出力され、１クロックの間にＤ１ＰとＤ２Ｐを多重化した信号が出力される。
【０００９】
【非特許文献１】Behzad Razavi著,”Design of Integrated Circuits for Optical Communications”pp.333-334,McGRAW-Hill 2003年発行
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した多重化装置においては、出力側の伝送速度が４０Ｇｂｉｔ／ｓ程度が限界でそれ以上の速度を実現することは困難であった。
【００１１】
本発明は、このような課題に鑑みてなされたものであり、高速化で問題となる信号入力部であるトランジスタベース部の接地特性を改善することにより、１００Ｇｂｉｔ／ｓといったより高速の伝送速度に対応しようとするものである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、第１のデジタル信号を入力する第１のトランジスタペアと、第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されており、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴としている。
【００１３】
また、別の発明は前記多重化装置で前記インダクタンスの値が２０〜１２０ｐＨであり、前記キャパシタンスの値が１〜１００ｆＦであることを特徴としている。
【００１４】
さらに、別の発明は、第１のデジタル信号を入力する第１のトランジスタペアーと、
第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力され、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴としている。
【発明の効果】
【００１５】
第１のデジタル信号と第２のデジタル信号のそれぞれにキャパシタンスを並列に接続し接地するとともに、インダクタンスを介して第１のトランジスタペアーの各トランジスタと第２のトランジスタペアーの各トランジスタのベースに接続することにより、該各トランジスタのベース電圧を高周波まで一定に保つことができ、高周波特性が改善され、伝送速度が１００Ｇｂｉｔ／ｓの高速度の多重化装置を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、多重化装置に係る発明の実施の形態について説明する。
【００１７】
図１を例に実施例１を説明する。従来例と同一の構成部分には同一の符号をつけている。この図は、従来例と同様に２つのデジタル入力信号を１つのデジタル出力信号に多重化する場合の例を示している。トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は、ギルバードセル回路を構成する。トランジスタペアーＱ１、Ｑ２は1つのデジタル入力信号を受信するものである。Ｑ１、Ｑ２のコレクタは抵抗Ｒ１を介して接地されている。トランジスタペアーＱ３、Ｑ４は他のデジタル入力信号を受信するものである。Ｑ３、Ｑ４のコレクタは抵抗Ｒ２を介して接地されている。トランジスタペアーＱ５、Ｑ６はクロック信号を受信するものである。Ｑ５、Ｑ６のエミッタはＲ３を介して所定の電圧に接続されている。
【００１８】
受動素子１は、インダクタンスＬ１、キャパシタンスＣ１で構成される。キャパシタンスの一端は、接地されている。キャパシタンスの他端は、インダクタンスの一端に並列に接続され、インダクタンスの他端はベースに直列に接続されている。このインダクタンスの値とキャパシタンスの値の組み合わせによりトランジスタＱ１，Ｑ２、Ｑ３、Ｑ４のベース電圧を高周波においても一定に保つことができ、トランジスタの高周波特性を改善する。
【００１９】
Ｄ１ＰとＤ１Ｎは、２つのデジタル入力信号のうち、１つのデジタル入力信号を表している。信号は平衡信号である。
【００２０】
Ｄ２ＰとＤ２Ｎは、２つのデジタル入力信号のうち、他方のデジタル入力信号を表している。信号は平衡信号である。
【００２１】
Ｄ１Ｐ、Ｄ１Ｎ信号及びＤ２Ｐ、Ｄ２Ｎ信号が不平衡であっても同じ動作である。
【００２２】
ＣＫＰとＣＫＮは、クロック信号を表している。この場合、クロック信号は平衡信号である。不平衡であっても同じ動作である。
【００２３】
このクロック信号の半クロック毎に２つのデジタル入力信号の１つが選択され、多重化装置から出力される。１クロックで考えれば、２つのデジタル入力信号が多重化されたものが出力されることになる。
【００２４】
図２は本発明の実施例２である。本実施例は上述の実施例１と受動素子１１が異なり他は同一である。
【００２５】
受動素子１１は、インダクタンスＬ１、キャパシタンスＣ１および抵抗Ｒ４で構成される。キャパシタンスの一端は、接地されている。抵抗の一端は、所定の電圧Ｖに接続されている。キャパシタンスの他端と抵抗の他端は互いに接続され、さらにインダクタンスの一端に並列に接続されている。インダクタンスの他端はベースに直列に接続されている。このインダクタンスの値とキャパシタンスの値及び抵抗の値の組み合わせにより上述の実施例と同様に、トランジスタの高周波特性を改善する。
【００２６】
本発明の実施例３について説明する。実施例３は上述の実施例１とは受動素子１２が異なりその他は同一である。受動素子１２の構成を図３に示す。受動素子１２は、ＺＬとＺＨにより構成されている。
【００２７】
ＺＬとＺＨは、マイクロストリップラインあるいはコプレーナウェーブガイドといった伝送線路で実現されている。ＺＬは低インピーダンスとし、ＺＨは高インピーダンスとしている。これにより、実施例１と同様にトランジスタの高周波特性を改善する。
【００２８】
本発明の実施例４について説明する。実施例４は、上述の実施例３の受動素子１２を受動素子１３としているものである。受動素子１３の構成を図４に示す。受動素子１３は、ＺＬ、ＺＨおよびＲ５により構成されている。ＺＬとＺＨは、実施例３の受動素子１２を構成するものと同じである。Ｒ５は、ＺＬとＺＨとの間に並列に接続し、所定の電圧に接続する。この構成によっても、同様にトランジスタの高周波特性を改善する。
【００２９】
本発明の実施例５について説明する。実施例５は、上述の実施例３の受動素子１２を受動素子１４としているものである。受動素子１４の構成を図５に示す。受動素子１４は、ＺＬ、ＺＨ、Ｒ５およびキャパシタンスＣ２により構成されている。ＺＬとＺＨは、実施例３の受動素子１２を構成するものと同じである。Ｒ５は、ＺＬとＺＨとの間に並列に接続し、所定の電圧に接続する。Ｃ２は、ＺＬとＺＨとの間に並列に接続し、他端を接地する。この構成によっても、同様にトランジスタの高周波特性を改善する。
【００３０】
受動素子を付加することにより高周波特性がどの程度改善されるか、図６と図７により説明する。図６は、特性を測定するための結線図である。図７はその測定結果である。
【００３１】
図６のとおり、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベースは受動素子を介して一定の電圧Ｖに接続しておく。この状態で、Ｑ５、Ｑ６に信号ＣＫＰ、ＣＫＮを入力し出力ＱＰ、ＱＮの特性を測定するものである。
【００３２】
図７のとおり、受動素子を付加することにより高周波まで特性がフラットとなっている。例えば、３ｄＢダウンの周波数が、受動素子を付加しない場合、５４ＧＨｚである。一方、受動素子を付加した場合、３ｄＢダウンの周波数が６１ＧＨｚである。高周波特性が大きく改善していることがわかる。
【００３３】
以上説明したとおり、キャパシタンスの一端を接地し、他端をインダクタンスの一端に並列に接続するとともに、インダクタンスの他端をトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベースに接続することにより高周波においてベース電圧を一定に保つことができ、高周波特性を改善することができる。これにより、１００Ｇｂｉｔ/ｓに対応する多重化装置を実現できる。さらに抵抗を並列に付加しても同等の多重化装置を実現できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の多重化装置の実施例１の構成を示す図
【図２】本発明の多重化装置の他の実施例２の構成を示す図
【図３】本発明の多重化装置の他の実施例３の構成を示す図
【図４】本発明の多重化装置の他の実施例４の構成を示す図
【図５】本発明の多重化装置の他の実施例５の構成を示す図
【図６】本発明の高周波特性を測定する結線図
【図７】高周波特性の測定結果を示す図
【図８】従来の多重化装置の構成を示す図
【図９】多重化装置の動作タイミングを示す図
【符号の説明】
【００３５】
１、１１〜１４：受動素子
Ｃ１、Ｃ２：キャパシタンス
Ｌ１：インダクタンス
Ｑ１〜Ｑ６：トランジスタ
Ｒ１〜Ｒ５：抵抗
ＺＬ、ＺＨ：伝送線路
【技術分野】
【０００１】
本発明は、ギルバードセル回路を使用する多重化装置の高速化に関する。
【背景技術】
【０００２】
従来、高速通信に対応する多重化装置として、ギルバードセル回路を使用するものが知られている（例えば、下記文献）。
【０００３】
図８により、従来の多重化装置の動作を説明する。この図は、２つのデジタル入力信号を１つのデジタル出力信号に多重化する場合の例である。１つのデジタル信号（Ｄ１Ｐ、Ｄ１Ｎ）がＱ１、Ｑ２のベースに入力される。他方のデジタル信号（Ｄ２Ｐ、Ｄ２Ｎ）がＱ３、Ｑ４のベースに入力される。さらにクロック（ＣＫＰ、ＣＫＮ）がＱ５、Ｑ６のベースに接続される。このときＱ５の電圧がＱ６の電圧より高い場合、Ｑ６はカットオフされる。逆にＱ５の電圧がＱ６の電圧より低い場合、Ｑ５がカットオフされることになる。そうすると、クロック信号の半クロック毎にＱ１、Ｑ２のトランジスタペアーとＱ３、Ｑ４のトランジスタペアーのいずれかが選択される。
【０００４】
ここで、Ｑ１とＱ２のトランジスタペアーが選択されたとき、Ｑ１とＱ２のベースに入力された信号がＱＰ、ＱＮとして出力されることになる。
【０００５】
同様に、Ｑ３とＱ４のトランジスタペアーが選択されたとき、Ｑ３とＱ４のベースに入力された信号がＱＰ、ＱＮとして出力されることになる。
【０００６】
図９は、この入力信号Ｄ１Ｐ、Ｄ１Ｎ（Ｄ１Ｎは図示せず）とＤ２Ｐ、Ｄ２Ｎ（Ｄ２Ｎは図示せず）、クロック信号ＣＫＰ、ＣＫＮ（ＣＫＮは図示せず）および出力信号ＱＰ、ＱＮ（ＱＮは図示せず）の動作タイミングを示している。
【０００７】
上記で説明したとおり、クロックＣＫＰがハイレベルのとき、ＱＰはＤ１Ｐを出力する。クロックＣＫＰがローレベルのとき、ＱＰはＤ２Ｐを出力する。
【０００８】
したがって、この図に示すように、クロックＣＫＰの切り換わりにより、Ｄ１ＰとＤ２Ｐのいずれかが選択出力され、１クロックの間にＤ１ＰとＤ２Ｐを多重化した信号が出力される。
【０００９】
【非特許文献１】Behzad Razavi著,”Design of Integrated Circuits for Optical Communications”pp.333-334,McGRAW-Hill 2003年発行
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した多重化装置においては、出力側の伝送速度が４０Ｇｂｉｔ／ｓ程度が限界でそれ以上の速度を実現することは困難であった。
【００１１】
本発明は、このような課題に鑑みてなされたものであり、高速化で問題となる信号入力部であるトランジスタベース部の接地特性を改善することにより、１００Ｇｂｉｔ／ｓといったより高速の伝送速度に対応しようとするものである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、第１のデジタル信号を入力する第１のトランジスタペアと、第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されており、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴としている。
【００１３】
また、別の発明は前記多重化装置で前記インダクタンスの値が２０〜１２０ｐＨであり、前記キャパシタンスの値が１〜１００ｆＦであることを特徴としている。
【００１４】
さらに、別の発明は、第１のデジタル信号を入力する第１のトランジスタペアーと、
第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力され、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴としている。
【発明の効果】
【００１５】
第１のデジタル信号と第２のデジタル信号のそれぞれにキャパシタンスを並列に接続し接地するとともに、インダクタンスを介して第１のトランジスタペアーの各トランジスタと第２のトランジスタペアーの各トランジスタのベースに接続することにより、該各トランジスタのベース電圧を高周波まで一定に保つことができ、高周波特性が改善され、伝送速度が１００Ｇｂｉｔ／ｓの高速度の多重化装置を実現できる。
【発明を実施するための最良の形態】
【００１６】
以下、多重化装置に係る発明の実施の形態について説明する。
【００１７】
図１を例に実施例１を説明する。従来例と同一の構成部分には同一の符号をつけている。この図は、従来例と同様に２つのデジタル入力信号を１つのデジタル出力信号に多重化する場合の例を示している。トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６は、ギルバードセル回路を構成する。トランジスタペアーＱ１、Ｑ２は1つのデジタル入力信号を受信するものである。Ｑ１、Ｑ２のコレクタは抵抗Ｒ１を介して接地されている。トランジスタペアーＱ３、Ｑ４は他のデジタル入力信号を受信するものである。Ｑ３、Ｑ４のコレクタは抵抗Ｒ２を介して接地されている。トランジスタペアーＱ５、Ｑ６はクロック信号を受信するものである。Ｑ５、Ｑ６のエミッタはＲ３を介して所定の電圧に接続されている。
【００１８】
受動素子１は、インダクタンスＬ１、キャパシタンスＣ１で構成される。キャパシタンスの一端は、接地されている。キャパシタンスの他端は、インダクタンスの一端に並列に接続され、インダクタンスの他端はベースに直列に接続されている。このインダクタンスの値とキャパシタンスの値の組み合わせによりトランジスタＱ１，Ｑ２、Ｑ３、Ｑ４のベース電圧を高周波においても一定に保つことができ、トランジスタの高周波特性を改善する。
【００１９】
Ｄ１ＰとＤ１Ｎは、２つのデジタル入力信号のうち、１つのデジタル入力信号を表している。信号は平衡信号である。
【００２０】
Ｄ２ＰとＤ２Ｎは、２つのデジタル入力信号のうち、他方のデジタル入力信号を表している。信号は平衡信号である。
【００２１】
Ｄ１Ｐ、Ｄ１Ｎ信号及びＤ２Ｐ、Ｄ２Ｎ信号が不平衡であっても同じ動作である。
【００２２】
ＣＫＰとＣＫＮは、クロック信号を表している。この場合、クロック信号は平衡信号である。不平衡であっても同じ動作である。
【００２３】
このクロック信号の半クロック毎に２つのデジタル入力信号の１つが選択され、多重化装置から出力される。１クロックで考えれば、２つのデジタル入力信号が多重化されたものが出力されることになる。
【００２４】
図２は本発明の実施例２である。本実施例は上述の実施例１と受動素子１１が異なり他は同一である。
【００２５】
受動素子１１は、インダクタンスＬ１、キャパシタンスＣ１および抵抗Ｒ４で構成される。キャパシタンスの一端は、接地されている。抵抗の一端は、所定の電圧Ｖに接続されている。キャパシタンスの他端と抵抗の他端は互いに接続され、さらにインダクタンスの一端に並列に接続されている。インダクタンスの他端はベースに直列に接続されている。このインダクタンスの値とキャパシタンスの値及び抵抗の値の組み合わせにより上述の実施例と同様に、トランジスタの高周波特性を改善する。
【００２６】
本発明の実施例３について説明する。実施例３は上述の実施例１とは受動素子１２が異なりその他は同一である。受動素子１２の構成を図３に示す。受動素子１２は、ＺＬとＺＨにより構成されている。
【００２７】
ＺＬとＺＨは、マイクロストリップラインあるいはコプレーナウェーブガイドといった伝送線路で実現されている。ＺＬは低インピーダンスとし、ＺＨは高インピーダンスとしている。これにより、実施例１と同様にトランジスタの高周波特性を改善する。
【００２８】
本発明の実施例４について説明する。実施例４は、上述の実施例３の受動素子１２を受動素子１３としているものである。受動素子１３の構成を図４に示す。受動素子１３は、ＺＬ、ＺＨおよびＲ５により構成されている。ＺＬとＺＨは、実施例３の受動素子１２を構成するものと同じである。Ｒ５は、ＺＬとＺＨとの間に並列に接続し、所定の電圧に接続する。この構成によっても、同様にトランジスタの高周波特性を改善する。
【００２９】
本発明の実施例５について説明する。実施例５は、上述の実施例３の受動素子１２を受動素子１４としているものである。受動素子１４の構成を図５に示す。受動素子１４は、ＺＬ、ＺＨ、Ｒ５およびキャパシタンスＣ２により構成されている。ＺＬとＺＨは、実施例３の受動素子１２を構成するものと同じである。Ｒ５は、ＺＬとＺＨとの間に並列に接続し、所定の電圧に接続する。Ｃ２は、ＺＬとＺＨとの間に並列に接続し、他端を接地する。この構成によっても、同様にトランジスタの高周波特性を改善する。
【００３０】
受動素子を付加することにより高周波特性がどの程度改善されるか、図６と図７により説明する。図６は、特性を測定するための結線図である。図７はその測定結果である。
【００３１】
図６のとおり、トランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベースは受動素子を介して一定の電圧Ｖに接続しておく。この状態で、Ｑ５、Ｑ６に信号ＣＫＰ、ＣＫＮを入力し出力ＱＰ、ＱＮの特性を測定するものである。
【００３２】
図７のとおり、受動素子を付加することにより高周波まで特性がフラットとなっている。例えば、３ｄＢダウンの周波数が、受動素子を付加しない場合、５４ＧＨｚである。一方、受動素子を付加した場合、３ｄＢダウンの周波数が６１ＧＨｚである。高周波特性が大きく改善していることがわかる。
【００３３】
以上説明したとおり、キャパシタンスの一端を接地し、他端をインダクタンスの一端に並列に接続するとともに、インダクタンスの他端をトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４のベースに接続することにより高周波においてベース電圧を一定に保つことができ、高周波特性を改善することができる。これにより、１００Ｇｂｉｔ/ｓに対応する多重化装置を実現できる。さらに抵抗を並列に付加しても同等の多重化装置を実現できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の多重化装置の実施例１の構成を示す図
【図２】本発明の多重化装置の他の実施例２の構成を示す図
【図３】本発明の多重化装置の他の実施例３の構成を示す図
【図４】本発明の多重化装置の他の実施例４の構成を示す図
【図５】本発明の多重化装置の他の実施例５の構成を示す図
【図６】本発明の高周波特性を測定する結線図
【図７】高周波特性の測定結果を示す図
【図８】従来の多重化装置の構成を示す図
【図９】多重化装置の動作タイミングを示す図
【符号の説明】
【００３５】
１、１１〜１４：受動素子
Ｃ１、Ｃ２：キャパシタンス
Ｌ１：インダクタンス
Ｑ１〜Ｑ６：トランジスタ
Ｒ１〜Ｒ５：抵抗
ＺＬ、ＺＨ：伝送線路
【特許請求の範囲】
【請求項１】
第１のデジタル信号を入力する第１のトランジスタペアーと、
第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されており、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴とする多重化装置。
【請求項２】
前記インダクタンスの値が２０〜１２０ｐＨであり、前記キャパシタンスの値が１〜１００ｆＦであることを特徴とする請求項１記載の多重化装置。
【請求項３】
第１のデジタル信号を入力する第１のトランジスタペアーと、
第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力され、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴とする多重化装置。
【請求項１】
第１のデジタル信号を入力する第１のトランジスタペアーと、
第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されており、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴とする多重化装置。
【請求項２】
前記インダクタンスの値が２０〜１２０ｐＨであり、前記キャパシタンスの値が１〜１００ｆＦであることを特徴とする請求項１記載の多重化装置。
【請求項３】
第１のデジタル信号を入力する第１のトランジスタペアーと、
第２のデジタル信号を入力する第２のトランジスタペアーと、
前記第１のデジタル信号と前記第２のデジタル信号のいずれかを選択し出力するためのクロックを入力する第３のトランジスタペアーとを含む、ギルバードセル回路により構成された多重化装置において、
前記第１のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第１のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力され、
前記第２のデジタル信号は、所定のキャパシタンスを介して接地され、さらに抵抗を介して電源に接続されるとともに、前記第２のトランジスタペアーの各トランジスタのベースに所定のインダクタンスを介して入力されている、ことを特徴とする多重化装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−１４１５４１（Ｐ２０１０−１４１５４１Ａ）
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願番号】特願２００８−３１５１５７（Ｐ２００８−３１５１５７）
【出願日】平成２０年１２月１１日（２００８．１２．１１）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２０年１０月９日 Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ発行の「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ（Ｖｏｌ．４４ Ｎｏ．２１）」に発表
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２０年１０月９日 インターネットアドレス「ｈｔｔｐ：／／ｓｃｉｔａｔｉｏｎ．ａｉｐ．ｏｒｇ／ｄｂｔ／ｄｂｔ．ｊｓｐ？ＫＥＹ＝ＥＬＬＥＡＫ＆Ｖｏｌｕｍｅ＝４４＆Ｉｓｓｕｅ＝２１＃ＭＡＪＯＲ７」に発表
【出願人】（００００００５７２）アンリツ株式会社 (838)
【Ｆターム（参考）】
【公開日】平成２２年６月２４日（２０１０．６．２４）
【国際特許分類】
【出願日】平成２０年１２月１１日（２００８．１２．１１）
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２０年１０月９日 Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｎｇｉｎｅｅｒｉｎｇ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ発行の「Ｅｌｅｃｔｒｏｎｉｃｓ Ｌｅｔｔｅｒｓ（Ｖｏｌ．４４ Ｎｏ．２１）」に発表
【新規性喪失の例外の表示】特許法第３０条第１項適用申請有り 平成２０年１０月９日 インターネットアドレス「ｈｔｔｐ：／／ｓｃｉｔａｔｉｏｎ．ａｉｐ．ｏｒｇ／ｄｂｔ／ｄｂｔ．ｊｓｐ？ＫＥＹ＝ＥＬＬＥＡＫ＆Ｖｏｌｕｍｅ＝４４＆Ｉｓｓｕｅ＝２１＃ＭＡＪＯＲ７」に発表
【出願人】（００００００５７２）アンリツ株式会社 (838)
【Ｆターム（参考）】
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