強誘電体記憶装置のデータ読み出し／再書き込み回路、強誘電体記憶装置、電子機器
【課題】強誘電体記憶装置の高速化及び低消費電力化を図る技術を提供すること。
【解決手段】ゲートが一方のビット線と接続される第１トランジスタ(21)と、ゲートが他方のビット線と接続される第２トランジスタ(22)と、第１及び第２トランジスタと異なる導電型であり、ゲートが第２トランジスタのドレインと接続され、ソースが第１トランジスタのドレインと接続される第３トランジスタ(23)と、第３トランジスタと同じ導電型であり、ゲートが第１トランジスタのドレインと接続され、ソースが第２トランジスタのドレインと接続される第４トランジスタ(24)と、を含むセンスアンプ回路と、当該センスアンプ回路の出力信号を反転させた反転信号を生成し、当該反転信号を選択的に出力する反転信号生成回路(25,26)と、を備え、反転信号生成回路から出力される反転信号を用いてデータの再書き込みを行う、データ読み出し／再書き込み回路(2)である。
【解決手段】ゲートが一方のビット線と接続される第１トランジスタ(21)と、ゲートが他方のビット線と接続される第２トランジスタ(22)と、第１及び第２トランジスタと異なる導電型であり、ゲートが第２トランジスタのドレインと接続され、ソースが第１トランジスタのドレインと接続される第３トランジスタ(23)と、第３トランジスタと同じ導電型であり、ゲートが第１トランジスタのドレインと接続され、ソースが第２トランジスタのドレインと接続される第４トランジスタ(24)と、を含むセンスアンプ回路と、当該センスアンプ回路の出力信号を反転させた反転信号を生成し、当該反転信号を選択的に出力する反転信号生成回路(25,26)と、を備え、反転信号生成回路から出力される反転信号を用いてデータの再書き込みを行う、データ読み出し／再書き込み回路(2)である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）におけるデータ読み出し／再書き込み技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。ＦｅＲＡＭにおけるセンスアンプとして、カラム型のセンスアンプが広く使われている（例えば、特許文献１）。
【０００３】
カラム型センスアンプは、データバスとビット線の両方を充放電するため大きなトランジスタサイズが必要となるため、消費電力の増加を招き、またピーク電流が大きくノイズ源ともなりやすい不都合がある。しかし、カラム型センスアンプ以外のセンスアンプを用いようとすると、ＦｅＲＡＭ特有のリライト（データ再書き込み）動作が必要となるため、データ読み出し用のセンスアンプとは別にリライト回路が必要となる。ＦｅＲＡＭの高速動作のためには、リライト動作もデータ読み出し後すぐに行う必要がある。リライト動作では、読み出しデータに基づいて当該データをそのまま書き戻す必要がある。
【０００４】
【特許文献１】特開２０００−１８７９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで本発明は、強誘電体記憶装置の動作の高速化及び低消費電力化を可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の態様の本発明は、強誘電体記憶装置に用いられ、一対のビット線を介してメモリセルに対するデータの読み出し及び再書き込みを行うための回路であって、ゲートが一方の上記ビット線と接続される第１トランジスタと、上記第１トランジスタと同じ導電型であり、ゲートが他方の上記ビット線と接続される第２トランジスタと、上記第１トランジスタと異なる導電型であり、ゲートが上記第２トランジスタのドレインと接続され、ソースが上記第１トランジスタのドレインと接続される第３トランジスタと、上記第３トランジスタと同じ導電型であり、ゲートが上記第１トランジスタのドレインと接続され、ソースが上記第２トランジスタのドレインと接続される第４トランジスタと、を含んでなり、上記ビット線間の電位差を検出するセンスアンプ回路と、上記センスアンプ回路の出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを外部から与えられる制御信号に基づいて選択可能に構成された反転信号生成回路と、を備え、上記データの読み出し後に上記反転信号生成回路から上記反転信号を出力させ、当該反転信号を用いて上記データの再書き込みを行う、強誘電体記憶装置のデータ読み出し／再書き込み回路である。
【０００７】
かかる構成では、いわゆるクロスカップル型のセンスアンプ回路を採用し、かつ当該センスアンプ回路の出力信号を反転させた信号を用いて再書き込みを行っている。これにより、センスアンプ回路は小さなトランジスタサイズで良く、センスする時のノイズの発生を抑えることができる。また、回路構成が簡素となり、高速動作化及び低消費電力なデータ読み出し／再書き込み回路を実現することが可能となる。
【０００８】
好ましくは、上記反転信号生成回路は、２つのクロックドゲートインバータを含んで構成される。
【０００９】
これにより、本発明にかかる反転信号生成回路をより簡単に構成することができる。
【００１０】
好ましくは、上記クロックドゲートインバータの出力端が上記ビット線の一方又は他方に接続される。
【００１１】
これにより、本発明を実現する回路の構成をより簡素化することが可能となる。
【００１２】
好ましくは、上記反転信号生成回路に与える上記制御信号としてリライト信号を用いる。
【００１３】
これにより、本発明の適用に際して別段、特別に制御信号を用意する必要がなくなる。
【００１４】
好ましくは、上記センスアンプ回路による検出動作がほぼ完了した後に上記反転信号生成回路の動作を開始させる。
【００１５】
これにより、センス動作及び再書き込み動作をそれぞれより良好に行うことができる。
【００１６】
好ましくは、上記センスアンプ回路の出力端電位を均一に調整するイコライザ回路を更に含む。また、このイコライザ回路は、上記センスアンプによる検出動作の開始タイミングと略同時又は当該開始タイミングより所定期間だけ遅れて動作を停止することが更に好ましい。
【００１７】
これにより、センス動作をより安定させることができる。
【００１８】
第２の態様の本発明は、上述した第１の態様の本発明にかかるデータ読み出し／再書き込み回路を備える強誘電体記憶装置である。
【００１９】
これにより、高速動作が可能であり、かつ低消費電力な強誘電体記憶装置が得られる。
【００２０】
第３の態様の本発明は、上述した強誘電体記憶装置を備える電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２２】
図１は、本発明を適用した一実施形態の強誘電体記憶装置の構成を説明する回路図である。図１に示す本実施形態の強誘電体記憶装置は、メモリセルアレイ１、データ読み出し／再書き込み回路２及びイコライザ回路３を含んで構成されている。なお、他の周辺回路（例えば、ワード線ドライバ等）については図示を省略する。
【００２３】
メモリセルアレイ１は、複数のメモリセルを含んで構成されている。各メモリセルとしては、例えば図示のように、２つのトランジスタ１１、１２と２つの強誘電体キャパシタ１３、１４とを組み合わせてなる２Ｔ２Ｃ型のものを採用し得る。メモリセルは、ワード線ＷＬ及びプレート線ＰＬと、ビット線ＢＬ又はＢＬｂ（「ｂ」は論理反転を示す。以下の説明において同じ。）との交差位置に配置され、これらのビット線、プレート線及びワード線を介してその動作が制御される。
【００２４】
データ読み出し／再書き込み回路２は、一対のビット線ＢＬ、ＢＬｂを介してメモリセルに対するデータの読み出し及び再書き込みを行うための回路であり、ビット線間の電位差を検出するセンスアンプ回路と、データ読み出し後の再書き込みに必要な動作を担う反転信号生成回路とを含んで構成されている。
【００２５】
センスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＰチャネルＭＯＳトランジスタ２１（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＰチャネルＭＯＳトランジスタ２２（第２トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２２のドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２１のドレインと接続されるＮチャネルＭＯＳトランジスタ２３（第３トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２１のドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２２のドレインと接続されるＮチャネルＭＯＳトランジスタ２４（第４トランジスタ）と、を含んで構成されている。すなわち、本実施形態のセンスアンプ回路はクロスカップル型のセンスアンプとなっている。このセンスアンプ回路の動作は、信号線ＳＡＯＮを介して外部から供給される信号によって導通／非導通状態となるＰチャネルＭＯＳトランジスタ２７によって制御される。
【００２６】
反転信号生成回路は、２つのクロックドゲートインバータ２５、２６を含んで構成される。クロックドゲートインバータ２５は、その出力端が一方のビット線ＢＬに接続されている。同様に、クロックドゲートインバータ２６は、その出力端が他方のビット線ＢＬｂに接続されている。これらのクロックドゲートインバータ２５、２６からなる反転信号生成回路は、上述したセンスアンプ回路の出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを、信号線ＲＷ、ＲＷｂを介して外部から与えられる制御信号に基づいて選択可能に構成されている。ここで、上記の制御信号としてはリライト信号（再書き込み信号）が用いられる。
【００２７】
イコライザ回路３は、センスアンプ回路２の出力端電位を均一に調整するものであり、２つのＮチャネルＭＯＳトランジスタ３１、３２を用いて構成されている。図示の例では、ＮチャネルＭＯＳトランジスタ３１、３２は、それぞれゲートが外部から与えられる制御信号を供給するための信号線ＥＱに接続され、ソースがセンスアンプ回路の出力端ＯＵＴ又はＯＵＴｂに接続され、ドレインが接地されている。イコライザ回路３に対して信号線ＥＱを介して外部から制御信号が与えられることにより、各出力端ＯＵＴ、ＯＵＴｂが接地電位（ＧＮＤレベル）にディスチャージされる。このイコライザ回路３は、センスアンプ回路による検出動作の開始タイミングと略同時又は当該開始タイミングより所定期間だけ遅れて動作を停止するように動作させることがより望ましい。それにより、センス動作がより安定する。なお、イコライザ回路３は、図示の例のように各出力端ＯＵＴ、ＯＵＴｂを接地電位にディスチャージするタイプの他に、単に各出力端ＯＵＴ、ＯＵＴｂの相互間をショート（短絡）させるタイプや、電源電位等の所定電位にディスチャージするタイプなど、種々のタイプを採用し得る。
【００２８】
本実施形態の強誘電体記憶装置はこのような構成を有しており、次にメモリセルに対するデータの読み出し及び再書き込みを行う際の動作について波形図を用いて説明する。
【００２９】
図２は、メモリセルに対するデータの読み出し及び再書き込み（リライト）を行う際の動作について説明するための波形図である。
【００３０】
（メモリセル読出し期間）
時刻ｔ１においてワード線ＷＬにＨレベル電位（例えば、電源電圧Ｖｃｃ）が与えられ、次いで時刻ｔ２においてプレート線ＰＬにＨレベル電位が与えられると、各メモリセルの強誘電体キャパシタ１３、１４にそれぞれ書き込まれていたデータ（電荷量）に応じた電位が各ビット線ＢＬ、ＢＬｂに発生する。
【００３１】
（センス期間）
次に、時刻ｔ３において信号線ＳＡＯＮにＨレベル電位が与えられると、データ読み出し／再書き込み回路２に含まれるセンスアンプ回路が動作し、各ビット線ＢＬ、ＢＬｂのそれぞれの電位に応じて、各出力端ＯＵＴ、ＯＵＴｂに“０”データを表す電位（例えば、電源電位Ｖｃｃ）又は“１”データを表す電位（例えば、接地電位ＧＮＤ）がそれぞれ表れる。
【００３２】
（リライト期間）
上述したセンスアンプ回路による検出動作がほぼ完了した後の時刻ｔ４において、信号線ＲＷにＨレベル電位が与えられ、その反転電位が信号線ＲＷｂに与えられると、各クロックドゲートインバータ２５、２６が動作し、各出力端ＯＵＴ、ＯＵＴｂに表れた電位を反転させてなる反転信号が各クロックドゲートインバータ２５、２６から出力される。これらのクロックドゲートインバータ２５、２６の出力端は各ビット線ＢＬ、ＢＬｂに接続されて、各ビット線ＢＬ、ＢＬｂは所定電位となる。その後、プレート線ＰＬの電位をＬレベル（例えば、接地電位）とすることにより、当該プレート線ＰＬの電位と、各ビット線ＢＬ、ＢＬｂの電位との相対関係に基づいて、各メモリセルにデータが再書き込みされる。このように、信号線ＳＡＯＮがイネーブルとなった後に信号線ＲＷをイネーブルとし、リライト動作を行うため、各ビット線ＢＬ、ＢＬｂをフルスイングさせることができる。また、クロスカップル型のセンスアンプ回路は入力レベルによっては貫通電流が流れ続けるデメリットがあるが、リライト動作を開始し、各ビット線ＢＬ、ＢＬｂがフルスイングすることで、貫通電流をほぼゼロにすることができる。
【００３３】
図３は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図３において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００３４】
このように本実施形態では、いわゆるクロスカップル型のセンスアンプ回路を採用し、かつ当該センスアンプ回路の出力信号を反転させた信号を用いて再書き込みを行っている。これにより、回路構成が簡素となり、高速動作化及び低消費電力なデータ読み出し／再書き込み回路を実現することが可能となる。
【００３５】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【００３６】
図４〜図６は、センスアンプ回路の他の構成例を説明する回路図である。センスアンプ回路の構成は上述した図１に示した例の他にも、図４〜図６の各図に示すように種々の構成を採用し得る。
【００３７】
具体的には、図４に示すセンスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＮチャネルＭＯＳトランジスタ２１ａ（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＮチャネルＭＯＳトランジスタ２２ａ（第２トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２２ａのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２１ａのドレインと接続されるＰチャネルＭＯＳトランジスタ２３ａ（第３トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２１ａのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２２ａのドレインと接続されるＰチャネルＭＯＳトランジスタ２４ａ（第４トランジスタ）と、を含んで構成されている。
【００３８】
図５に示すセンスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＰチャネルＭＯＳトランジスタ２１ｂ（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＰチャネルＭＯＳトランジスタ２２ｂ（第２トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２２ｂのドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２１ｂのドレインと接続されるＮチャネルＭＯＳトランジスタ２３ｂ（第３トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２１ｂのドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２２ｂのドレインと接続されるＮチャネルＭＯＳトランジスタ２４ｂ（第４トランジスタ）と、を含んで構成されている。
【００３９】
図６に示すセンスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＮチャネルＭＯＳトランジスタ２１ｃ（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＮチャネルＭＯＳトランジスタ２２ｃ（第２トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２２ｃのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２１ｃのドレインと接続されるＰチャネルＭＯＳトランジスタ２３ｃ（第３トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２１ｃのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２２ｃのドレインと接続されるＰチャネルＭＯＳトランジスタ２４ｃ（第４トランジスタ）と、を含んで構成されている。
【図面の簡単な説明】
【００４０】
【図１】一実施形態の強誘電体記憶装置の構成を説明する回路図である。
【図２】メモリセルに対するデータの読み出し及び再書き込みを行う際の動作について説明するための波形図である。
【図３】強誘電体記憶装置を備えた電子機器の構成例を示す斜視図である。
【図４】センスアンプ回路の他の構成例を説明する回路図である。
【図５】センスアンプ回路の他の構成例を説明する回路図である。
【図６】センスアンプ回路の他の構成例を説明する回路図である。
【符号の説明】
【００４１】
１…メモリセルアレイ、２…データ読み出し／再書き込み回路、３…イコライザ回路、１１、１２…（メモリセル用の）トランジスタ、１３、１４…（メモリセル用の）強誘電体キャパシタ、２１…ＰチャネルＭＯＳトランジスタ（第１トランジスタ）、２２…ＰチャネルＭＯＳトランジスタ（第２トランジスタ）、２３…ＮチャネルＭＯＳトランジスタ（第３トランジスタ）、２４…ＮチャネルＭＯＳトランジスタ（第４トランジスタ）、２５、２６…クロックドゲートインバータ、ＷＬ…ワード線、ＰＬ…プレート線、ＢＬ、ＢＬｂ…ビット線
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを利用する強誘電体記憶装置（強誘電体メモリ）におけるデータ読み出し／再書き込み技術に関する。
【背景技術】
【０００２】
強誘電体記憶装置（ＦｅＲＡＭ）は、不揮発性を有し、かつ従来のＤＲＡＭ等と同等の動作が可能であるという特徴を有するために近年注目されている。ＦｅＲＡＭにおけるセンスアンプとして、カラム型のセンスアンプが広く使われている（例えば、特許文献１）。
【０００３】
カラム型センスアンプは、データバスとビット線の両方を充放電するため大きなトランジスタサイズが必要となるため、消費電力の増加を招き、またピーク電流が大きくノイズ源ともなりやすい不都合がある。しかし、カラム型センスアンプ以外のセンスアンプを用いようとすると、ＦｅＲＡＭ特有のリライト（データ再書き込み）動作が必要となるため、データ読み出し用のセンスアンプとは別にリライト回路が必要となる。ＦｅＲＡＭの高速動作のためには、リライト動作もデータ読み出し後すぐに行う必要がある。リライト動作では、読み出しデータに基づいて当該データをそのまま書き戻す必要がある。
【０００４】
【特許文献１】特開２０００−１８７９９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで本発明は、強誘電体記憶装置の動作の高速化及び低消費電力化を可能とする技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の態様の本発明は、強誘電体記憶装置に用いられ、一対のビット線を介してメモリセルに対するデータの読み出し及び再書き込みを行うための回路であって、ゲートが一方の上記ビット線と接続される第１トランジスタと、上記第１トランジスタと同じ導電型であり、ゲートが他方の上記ビット線と接続される第２トランジスタと、上記第１トランジスタと異なる導電型であり、ゲートが上記第２トランジスタのドレインと接続され、ソースが上記第１トランジスタのドレインと接続される第３トランジスタと、上記第３トランジスタと同じ導電型であり、ゲートが上記第１トランジスタのドレインと接続され、ソースが上記第２トランジスタのドレインと接続される第４トランジスタと、を含んでなり、上記ビット線間の電位差を検出するセンスアンプ回路と、上記センスアンプ回路の出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを外部から与えられる制御信号に基づいて選択可能に構成された反転信号生成回路と、を備え、上記データの読み出し後に上記反転信号生成回路から上記反転信号を出力させ、当該反転信号を用いて上記データの再書き込みを行う、強誘電体記憶装置のデータ読み出し／再書き込み回路である。
【０００７】
かかる構成では、いわゆるクロスカップル型のセンスアンプ回路を採用し、かつ当該センスアンプ回路の出力信号を反転させた信号を用いて再書き込みを行っている。これにより、センスアンプ回路は小さなトランジスタサイズで良く、センスする時のノイズの発生を抑えることができる。また、回路構成が簡素となり、高速動作化及び低消費電力なデータ読み出し／再書き込み回路を実現することが可能となる。
【０００８】
好ましくは、上記反転信号生成回路は、２つのクロックドゲートインバータを含んで構成される。
【０００９】
これにより、本発明にかかる反転信号生成回路をより簡単に構成することができる。
【００１０】
好ましくは、上記クロックドゲートインバータの出力端が上記ビット線の一方又は他方に接続される。
【００１１】
これにより、本発明を実現する回路の構成をより簡素化することが可能となる。
【００１２】
好ましくは、上記反転信号生成回路に与える上記制御信号としてリライト信号を用いる。
【００１３】
これにより、本発明の適用に際して別段、特別に制御信号を用意する必要がなくなる。
【００１４】
好ましくは、上記センスアンプ回路による検出動作がほぼ完了した後に上記反転信号生成回路の動作を開始させる。
【００１５】
これにより、センス動作及び再書き込み動作をそれぞれより良好に行うことができる。
【００１６】
好ましくは、上記センスアンプ回路の出力端電位を均一に調整するイコライザ回路を更に含む。また、このイコライザ回路は、上記センスアンプによる検出動作の開始タイミングと略同時又は当該開始タイミングより所定期間だけ遅れて動作を停止することが更に好ましい。
【００１７】
これにより、センス動作をより安定させることができる。
【００１８】
第２の態様の本発明は、上述した第１の態様の本発明にかかるデータ読み出し／再書き込み回路を備える強誘電体記憶装置である。
【００１９】
これにより、高速動作が可能であり、かつ低消費電力な強誘電体記憶装置が得られる。
【００２０】
第３の態様の本発明は、上述した強誘電体記憶装置を備える電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記の記憶装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ（携帯用情報端末）、電子手帳、ＩＣカード等、記憶装置（メモリ）が組み込まれるあらゆる装置が該当し得る。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２２】
図１は、本発明を適用した一実施形態の強誘電体記憶装置の構成を説明する回路図である。図１に示す本実施形態の強誘電体記憶装置は、メモリセルアレイ１、データ読み出し／再書き込み回路２及びイコライザ回路３を含んで構成されている。なお、他の周辺回路（例えば、ワード線ドライバ等）については図示を省略する。
【００２３】
メモリセルアレイ１は、複数のメモリセルを含んで構成されている。各メモリセルとしては、例えば図示のように、２つのトランジスタ１１、１２と２つの強誘電体キャパシタ１３、１４とを組み合わせてなる２Ｔ２Ｃ型のものを採用し得る。メモリセルは、ワード線ＷＬ及びプレート線ＰＬと、ビット線ＢＬ又はＢＬｂ（「ｂ」は論理反転を示す。以下の説明において同じ。）との交差位置に配置され、これらのビット線、プレート線及びワード線を介してその動作が制御される。
【００２４】
データ読み出し／再書き込み回路２は、一対のビット線ＢＬ、ＢＬｂを介してメモリセルに対するデータの読み出し及び再書き込みを行うための回路であり、ビット線間の電位差を検出するセンスアンプ回路と、データ読み出し後の再書き込みに必要な動作を担う反転信号生成回路とを含んで構成されている。
【００２５】
センスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＰチャネルＭＯＳトランジスタ２１（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＰチャネルＭＯＳトランジスタ２２（第２トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２２のドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２１のドレインと接続されるＮチャネルＭＯＳトランジスタ２３（第３トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２１のドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２２のドレインと接続されるＮチャネルＭＯＳトランジスタ２４（第４トランジスタ）と、を含んで構成されている。すなわち、本実施形態のセンスアンプ回路はクロスカップル型のセンスアンプとなっている。このセンスアンプ回路の動作は、信号線ＳＡＯＮを介して外部から供給される信号によって導通／非導通状態となるＰチャネルＭＯＳトランジスタ２７によって制御される。
【００２６】
反転信号生成回路は、２つのクロックドゲートインバータ２５、２６を含んで構成される。クロックドゲートインバータ２５は、その出力端が一方のビット線ＢＬに接続されている。同様に、クロックドゲートインバータ２６は、その出力端が他方のビット線ＢＬｂに接続されている。これらのクロックドゲートインバータ２５、２６からなる反転信号生成回路は、上述したセンスアンプ回路の出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを、信号線ＲＷ、ＲＷｂを介して外部から与えられる制御信号に基づいて選択可能に構成されている。ここで、上記の制御信号としてはリライト信号（再書き込み信号）が用いられる。
【００２７】
イコライザ回路３は、センスアンプ回路２の出力端電位を均一に調整するものであり、２つのＮチャネルＭＯＳトランジスタ３１、３２を用いて構成されている。図示の例では、ＮチャネルＭＯＳトランジスタ３１、３２は、それぞれゲートが外部から与えられる制御信号を供給するための信号線ＥＱに接続され、ソースがセンスアンプ回路の出力端ＯＵＴ又はＯＵＴｂに接続され、ドレインが接地されている。イコライザ回路３に対して信号線ＥＱを介して外部から制御信号が与えられることにより、各出力端ＯＵＴ、ＯＵＴｂが接地電位（ＧＮＤレベル）にディスチャージされる。このイコライザ回路３は、センスアンプ回路による検出動作の開始タイミングと略同時又は当該開始タイミングより所定期間だけ遅れて動作を停止するように動作させることがより望ましい。それにより、センス動作がより安定する。なお、イコライザ回路３は、図示の例のように各出力端ＯＵＴ、ＯＵＴｂを接地電位にディスチャージするタイプの他に、単に各出力端ＯＵＴ、ＯＵＴｂの相互間をショート（短絡）させるタイプや、電源電位等の所定電位にディスチャージするタイプなど、種々のタイプを採用し得る。
【００２８】
本実施形態の強誘電体記憶装置はこのような構成を有しており、次にメモリセルに対するデータの読み出し及び再書き込みを行う際の動作について波形図を用いて説明する。
【００２９】
図２は、メモリセルに対するデータの読み出し及び再書き込み（リライト）を行う際の動作について説明するための波形図である。
【００３０】
（メモリセル読出し期間）
時刻ｔ１においてワード線ＷＬにＨレベル電位（例えば、電源電圧Ｖｃｃ）が与えられ、次いで時刻ｔ２においてプレート線ＰＬにＨレベル電位が与えられると、各メモリセルの強誘電体キャパシタ１３、１４にそれぞれ書き込まれていたデータ（電荷量）に応じた電位が各ビット線ＢＬ、ＢＬｂに発生する。
【００３１】
（センス期間）
次に、時刻ｔ３において信号線ＳＡＯＮにＨレベル電位が与えられると、データ読み出し／再書き込み回路２に含まれるセンスアンプ回路が動作し、各ビット線ＢＬ、ＢＬｂのそれぞれの電位に応じて、各出力端ＯＵＴ、ＯＵＴｂに“０”データを表す電位（例えば、電源電位Ｖｃｃ）又は“１”データを表す電位（例えば、接地電位ＧＮＤ）がそれぞれ表れる。
【００３２】
（リライト期間）
上述したセンスアンプ回路による検出動作がほぼ完了した後の時刻ｔ４において、信号線ＲＷにＨレベル電位が与えられ、その反転電位が信号線ＲＷｂに与えられると、各クロックドゲートインバータ２５、２６が動作し、各出力端ＯＵＴ、ＯＵＴｂに表れた電位を反転させてなる反転信号が各クロックドゲートインバータ２５、２６から出力される。これらのクロックドゲートインバータ２５、２６の出力端は各ビット線ＢＬ、ＢＬｂに接続されて、各ビット線ＢＬ、ＢＬｂは所定電位となる。その後、プレート線ＰＬの電位をＬレベル（例えば、接地電位）とすることにより、当該プレート線ＰＬの電位と、各ビット線ＢＬ、ＢＬｂの電位との相対関係に基づいて、各メモリセルにデータが再書き込みされる。このように、信号線ＳＡＯＮがイネーブルとなった後に信号線ＲＷをイネーブルとし、リライト動作を行うため、各ビット線ＢＬ、ＢＬｂをフルスイングさせることができる。また、クロスカップル型のセンスアンプ回路は入力レベルによっては貫通電流が流れ続けるデメリットがあるが、リライト動作を開始し、各ビット線ＢＬ、ＢＬｂがフルスイングすることで、貫通電流をほぼゼロにすることができる。
【００３３】
図３は、本実施形態にかかる強誘電体記憶装置を備えた電子機器の一例であるパーソナルコンピュータ１０００の構成を示す斜視図である。図３において、パーソナルコンピュータ１０００は、表示パネル１００２と、キーボード１００４を有する本体部１００６とを備えて構成されている。当該パーソナルコンピュータ１０００の本体部１００６の記憶媒体、特に不揮発性メモリとして、本実施形態にかかる強誘電体記憶装置が用いられている。
【００３４】
このように本実施形態では、いわゆるクロスカップル型のセンスアンプ回路を採用し、かつ当該センスアンプ回路の出力信号を反転させた信号を用いて再書き込みを行っている。これにより、回路構成が簡素となり、高速動作化及び低消費電力なデータ読み出し／再書き込み回路を実現することが可能となる。
【００３５】
なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
【００３６】
図４〜図６は、センスアンプ回路の他の構成例を説明する回路図である。センスアンプ回路の構成は上述した図１に示した例の他にも、図４〜図６の各図に示すように種々の構成を採用し得る。
【００３７】
具体的には、図４に示すセンスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＮチャネルＭＯＳトランジスタ２１ａ（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＮチャネルＭＯＳトランジスタ２２ａ（第２トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２２ａのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２１ａのドレインと接続されるＰチャネルＭＯＳトランジスタ２３ａ（第３トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２１ａのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２２ａのドレインと接続されるＰチャネルＭＯＳトランジスタ２４ａ（第４トランジスタ）と、を含んで構成されている。
【００３８】
図５に示すセンスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＰチャネルＭＯＳトランジスタ２１ｂ（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＰチャネルＭＯＳトランジスタ２２ｂ（第２トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２２ｂのドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２１ｂのドレインと接続されるＮチャネルＭＯＳトランジスタ２３ｂ（第３トランジスタ）と、ゲートが上記ＰチャネルＭＯＳトランジスタ２１ｂのドレインと接続され、ソースが上記ＰチャネルＭＯＳトランジスタ２２ｂのドレインと接続されるＮチャネルＭＯＳトランジスタ２４ｂ（第４トランジスタ）と、を含んで構成されている。
【００３９】
図６に示すセンスアンプ回路は、ゲートが一方のビット線ＢＬと接続されるＮチャネルＭＯＳトランジスタ２１ｃ（第１トランジスタ）と、ゲートが他方のビット線ＢＬｂと接続されるＮチャネルＭＯＳトランジスタ２２ｃ（第２トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２２ｃのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２１ｃのドレインと接続されるＰチャネルＭＯＳトランジスタ２３ｃ（第３トランジスタ）と、ゲートが上記ＮチャネルＭＯＳトランジスタ２１ｃのドレインと接続され、ソースが上記ＮチャネルＭＯＳトランジスタ２２ｃのドレインと接続されるＰチャネルＭＯＳトランジスタ２４ｃ（第４トランジスタ）と、を含んで構成されている。
【図面の簡単な説明】
【００４０】
【図１】一実施形態の強誘電体記憶装置の構成を説明する回路図である。
【図２】メモリセルに対するデータの読み出し及び再書き込みを行う際の動作について説明するための波形図である。
【図３】強誘電体記憶装置を備えた電子機器の構成例を示す斜視図である。
【図４】センスアンプ回路の他の構成例を説明する回路図である。
【図５】センスアンプ回路の他の構成例を説明する回路図である。
【図６】センスアンプ回路の他の構成例を説明する回路図である。
【符号の説明】
【００４１】
１…メモリセルアレイ、２…データ読み出し／再書き込み回路、３…イコライザ回路、１１、１２…（メモリセル用の）トランジスタ、１３、１４…（メモリセル用の）強誘電体キャパシタ、２１…ＰチャネルＭＯＳトランジスタ（第１トランジスタ）、２２…ＰチャネルＭＯＳトランジスタ（第２トランジスタ）、２３…ＮチャネルＭＯＳトランジスタ（第３トランジスタ）、２４…ＮチャネルＭＯＳトランジスタ（第４トランジスタ）、２５、２６…クロックドゲートインバータ、ＷＬ…ワード線、ＰＬ…プレート線、ＢＬ、ＢＬｂ…ビット線
【特許請求の範囲】
【請求項１】
強誘電体記憶装置に用いられ、一対のビット線を介してメモリセルに対するデータの読み出し及び再書き込みを行うための回路であって、
ゲートが一方の前記ビット線と接続される第１トランジスタと、前記第１トランジスタと同じ導電型であり、ゲートが他方の前記ビット線と接続される第２トランジスタと、前記第１トランジスタと異なる導電型であり、ゲートが前記第２トランジスタのドレインと接続され、ソースが前記第１トランジスタのドレインと接続される第３トランジスタと、前記第３トランジスタと同じ導電型であり、ゲートが前記第１トランジスタのドレインと接続され、ソースが前記第２トランジスタのドレインと接続される第４トランジスタと、を含んでなり、前記ビット線間の電位差を検出するセンスアンプ回路と、
前記センスアンプ回路の出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを外部から与えられる制御信号に基づいて選択可能に構成された反転信号生成回路と、
を備え、
前記データの読み出し後に前記反転信号生成回路から前記反転信号を出力させ、当該反転信号を用いて前記データの再書き込みを行う、強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項２】
前記反転信号生成回路は、２つのクロックドゲートインバータを含んで構成される、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項３】
前記クロックドゲートインバータの出力端が前記ビット線の一方又は他方に接続される、請求項２に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項４】
前記反転信号生成回路に与える前記制御信号としてリライト信号を用いる、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項５】
前記センスアンプ回路による検出動作がほぼ完了した後に前記反転信号生成回路の動作を開始させる、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項６】
前記センスアンプ回路の出力端電位を均一に調整するイコライザ回路を更に含む、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項７】
前記イコライザ回路は、前記センスアンプによる検出動作の開始タイミングと略同時又は当該開始タイミングより所定期間だけ遅れて動作を停止する、請求項６に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項８】
請求項１乃至７のいずれかに記載のデータ読み出し／再書き込み回路を備える強誘電体記憶装置。
【請求項９】
請求項８に記載の強誘電体記憶装置を備える電子機器。
【請求項１】
強誘電体記憶装置に用いられ、一対のビット線を介してメモリセルに対するデータの読み出し及び再書き込みを行うための回路であって、
ゲートが一方の前記ビット線と接続される第１トランジスタと、前記第１トランジスタと同じ導電型であり、ゲートが他方の前記ビット線と接続される第２トランジスタと、前記第１トランジスタと異なる導電型であり、ゲートが前記第２トランジスタのドレインと接続され、ソースが前記第１トランジスタのドレインと接続される第３トランジスタと、前記第３トランジスタと同じ導電型であり、ゲートが前記第１トランジスタのドレインと接続され、ソースが前記第２トランジスタのドレインと接続される第４トランジスタと、を含んでなり、前記ビット線間の電位差を検出するセンスアンプ回路と、
前記センスアンプ回路の出力信号を反転させてなる反転信号を生成するとともに、当該反転信号を出力するか否かを外部から与えられる制御信号に基づいて選択可能に構成された反転信号生成回路と、
を備え、
前記データの読み出し後に前記反転信号生成回路から前記反転信号を出力させ、当該反転信号を用いて前記データの再書き込みを行う、強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項２】
前記反転信号生成回路は、２つのクロックドゲートインバータを含んで構成される、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項３】
前記クロックドゲートインバータの出力端が前記ビット線の一方又は他方に接続される、請求項２に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項４】
前記反転信号生成回路に与える前記制御信号としてリライト信号を用いる、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項５】
前記センスアンプ回路による検出動作がほぼ完了した後に前記反転信号生成回路の動作を開始させる、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項６】
前記センスアンプ回路の出力端電位を均一に調整するイコライザ回路を更に含む、請求項１に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項７】
前記イコライザ回路は、前記センスアンプによる検出動作の開始タイミングと略同時又は当該開始タイミングより所定期間だけ遅れて動作を停止する、請求項６に記載の強誘電体記憶装置のデータ読み出し／再書き込み回路。
【請求項８】
請求項１乃至７のいずれかに記載のデータ読み出し／再書き込み回路を備える強誘電体記憶装置。
【請求項９】
請求項８に記載の強誘電体記憶装置を備える電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−８５８１２（Ｐ２００６−８５８１２Ａ）
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願番号】特願２００４−２６８７７７（Ｐ２００４−２６８７７７）
【出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【公開日】平成１８年３月３０日（２００６．３．３０）
【国際特許分類】
【出願日】平成１６年９月１５日（２００４．９．１５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
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