映像信号処理装置
【発明の詳細な説明】
以下の順序で本発明を説明する。
Ａ 産業上の利用分野Ｂ 発明の概要Ｃ 従来の技術Ｄ 発明が解決しようとする問題点Ｅ 問題点を解決するための手段（第１図）
Ｆ 作用Ｇ 実施例G1 全体の構成の説明（第７図）
G2 実施例の説明（第１図）
G3 １フレームバツフア回路の説明（第２図）
Ｈ 発明の効果Ａ 産業上の利用分野 本発明は、いわゆる高精細度映像信号の処理を行う映像信号処理装置に関する。
Ｂ 発明の概要 本発明は映像信号処理装置に関し、高精細度映像信号の処理に用いるメモリの入出力部に高精細度映像信号の１フレームバツフアを設けることにより、この１フレームバツフアの任意の範囲のデータを読出して在来のデータ処理装置で処置が行えるようにしたものである。
Ｃ 従来の技術 いわゆる高精細度映像信号では、毎秒30フレームの１フレームを構成する走査線数が1125ライン、アスペクト比が16:9で、水平１ラインの画素数は2200サンプルにもなつている。このためサンプリング周波数は74.25MHzとなり、１画素クロツク間隔13.n秒である。従つてこのような高速の信号を、現行の通常の映像信号と同様に、単一の処理装置で処理することは困難であつた。
そこで本願出願人は先に、高精細度映像信号の画面を分割し、その分割ごとに並列処理して再度合成することを提案（特願昭61-60,086号等）した。すなわち第８図R>図、第９図に示すように、高精細度映像信号の画面を例えば水平方向に分割し、この分割ごとに処理を行つた後に合成して所望の処理の施された高精細度映像信号を形成する。なお上述の分割の境界の部分において処理を正確に行うため、各境界部分にはそれぞれ所定サンプルずつのポーバーラツプが設けられると共に、処理後の合成時に不要部分が削除されて境界部分が滑らかにつなげられるようにされている。
これによつてこの装置において、処理される信号の画素クロツク周波数を従来の1/4にすることができる。なお各分割に含まれる画素数は上述のオーバーラツプによつて処理される全画素の1/4より多いが、これに対して上述の分割・処理は映像信号の有効画面のみについて行えばよく、ここで高精細度映像信号の有効画面は第10図に示すように走査線数で1035ライン、１ラインの画素数で1920サンプルと画面の全体に比してかなり小さいので、実際のクロツク周波数は従来の1/4以下にすることが可能である。
こうしてこの装置において高精細度映像信号の処理を行うことができる。
これに対して、この装置において現行の通常の映像信号を扱うことができれば、メモリの容量が極めて大きいので多様な処理を行うことができると共に、普及度の低い高精細度映像信号用の装置を有効に活用することができる。
ところで本願出願人は先に、現行のNTSC方式の映像信号の処理に適用可能なデイジタル信号処理装置（特開昭58-215,813号公報参照）を提案した。そこで上述の装置において、現行の映像信号との対応が可能になれば、高精細度映像信号を提案したデイジタル信号処理装置で処理することもできるようになる。
Ｄ 発明が解決しようとする問題点 以上述べたように従来の技術では、装置が高精細度映像信号の専用なために用途が限定されてしまうなどの問題点があつた。
Ｅ 問題点を解決するための手段 本発明は、供給された高精細度映像信号（端子（1R）（1G）（1B））を所定の画面範囲（abcd）ごとに分割（回路（2R）（2G）（2B））し、これらの分割された高精細度映像信号をそれぞれ独立のメモリ（（7Rax）（7Rbx）（7Rcx）（7Rdx）〜（7Baz）（7Bbz）（7Bcz）（7Bdz））に書込み、上記所定の画面範囲ごとに設けられた演算部（MPU（9a）（9b）（9c）（9d））と上記メモリとの間で上記分割された高精細度映像信号のデータの交換を行うと共に、上記メモリを読出し合成（回路（11R）（11G）（11B））して上記演算部で処理された高精細度映像信号取り出す（端子（12R）（12G）（12B））ようにした映像信号処理装置において、上記メモリの入出力部に上記高精細度映像信号の１フレームバッファ（３）（10）を設け、この１フレームバッファから任意の範囲の信号を読出して上記高精細度映像信号よりも解像度の低い任意の映像装置（図示せず）に供給（端子（14R）（14G）（14B）（15R）（15G）（15B））すると共に、この映像装置からの信号を上記１フレームバッファの任意の範囲に書込むことができるようにした映像信号処理装置である。
Ｆ 作用 これによれば、メモリの入出力部に１フレームバツフアが設けられているので、このバツフアを介して現行の通常の映像信号の入出力を行えると共に、高精細度映像信号の画面中の任意の通常の映像信号の大きさに相当する範囲を設定して、現行の映像装置と対応させることができる。
Ｇ 実施例G1 全体の構成の説明 まず第７図を用いて全体の構成を説明する。図において（101）（102）は高精細度映像信号用のカメラ及び受像モニタであつて、このカメラ（101）からの３原色（RGB）信号が映像信号処理回路の一部を構成するAD変換回路インターフエース回路等を含むラツク１（103）に供給される。またこのラツク１（103）からのアナログの３原色信号がモニタ（102）に供給される。さらにこのラツク１（103）とメモリの設けられるラツク２（104）との間で、３原色信号、あるいは３原色信号を輝度信号（Ｙ）と２つの色差信号（Ｒ−Y/B−Ｙ）に変換した信号をそれぞれ例えばサンプリング周波数74.25MHz8ビツトでデイジタル化した信号が交換される。
またこのラツク２（104）に対して、コンピユータを主な構成とする制御装置（105）、いわゆるミニコンピユータクラスの処理能力を有する画像処理装置（106）等が接続される。さらにラツク２（104）に上述のデジタル信号処理装置（107）が接続されると共に、この処理装置（107）に制御装置（105）を通じてデータの中間処理用のバツフアメモリ（108）が接続される。またラツク２（104）に対して、制御装置（105）等での制御内容の指示等を行うターミナル装置（109）及びプログラム等の記憶を行う外部記憶装置（110）等が接続される。
G2 実施例の説明 そしてこの装置において、ラツク２（104）が第１図に示すように構成される。ここでこのラツク２（104）は例えば上述の３原色（RGB）と４つの分割（abcd）及び後述する時間軸の３分割（xyZ）の系統が互いに組合されて構成される。
すなわち図において、端子（1R）（1G）（1B）には上述のラツク１（103）からの74.25MHzでサンプリングされ８ビツトでデイジタル化された３原色信号がそれぞれシリアル形式で供給される。この端子（1R）（1G）（1B）からの信号がそれぞれ直並列交換回路（2R）（2G）（2B）に供給され、シリアルからパラレル形式に変換されると共に、上述した1/4ずつの画面に分割（abcd）されて、それぞれの分割ごとにサンプリング周波数が18.52625MHzの信号で取出される。
この取出された信号が高精細度映像信号の１フレームバツフア回路（３）に供給される。ここでこのバツフア回路（３）は、それぞれ単色1/2フレーム分の記憶容量を有する６個のメモリ（3Rab）（3Rcd）（3Gab）（3Gcd）（3Bab）（3Bcd）からなり、それぞれに変換回路（2R）（2G）（2B）からの信号の２分割分（ab,cd）が供給される。さらにこのバツフア回路（３）はそれぞれのメモリがいわゆるマイクロコンピユータ（MPU）（４）にて制御されると共に、このMPU（４）には上述のターミナル装置（109）及び外部記憶装置（110）、またインターフエース回路（５）を介して制御装置（105）、さらにGPIBライン（６）を通じて画像処理装置（106）等からの信号が供給される。
このバツフア回路（３）からの信号がメモリ装置（７）に供給される。ここでメモリ装置（７）は、それぞれ単色1/4フレームを１秒分の記憶容量を有する36個のメモリ（7Rax）〜（7Bdx）（7Ray）〜（7Bdy）（7Raz）〜（7Bdz）からなり、xyzの各系統ごとに１秒のデータが記憶され全体で３秒分の記憶が行われる。さらにこれらのメモリ（7Rax）〜（7Bdz）の内で画面分割（ａ〜ｄ）及び時間軸分割（xyz）の系統の等しいメモリ〔例えばメモリ（7Rax）（7Gax）（7Bax）〕が１組とされ、この組ごとに時間軸分割の系統別にメモリ制御回路（8x）（8y）（8z）からの信号が供給される。なおメモリ制御回路（8x）〜（8z）にはそれぞれMPU（４）からの信号が供給される。またこの組ごとに画面分割の系統別にMPU（9a）（9b）（9c）（9d）との間でデータの交換が行われる。またこのMPU（9a）〜（9d）とGPIBライン（６）を通じた画面処理装置（106）等との間でデータの交換が行われる。
このメモリ装置（７）からの信号が上述の回路（３）と同等の１フレームバツフア回路（10）を構成するメモリ（10Rab）（10Rcd）（10Gab）（10Gcd）（10Bab）（10Bcd）に供給され、このバツフア回路（10）からの信号がそれぞれ並直列変換回路（11R）（11G）（11B）に供給される。そしてこの変換回路（11R）〜（11B）にて４分割された画面が合成されたサンプリング周波数が74.25MHzの３原色信号とされ、パラレルからシリアル形式に変換されて出力端子（12R）（12G）（12B）に出力される。なお（13R）（13G）（13B）は各色系列ごとに設けられたクロツク回路である。
従つてこの装置において、高精細度映像信号が画面分割されてメモリ装置（７）に記憶され、この記憶されたデータが画面分割ごとにMPU（9a）〜（9d）で処理されると共に、このMPU（9a）〜（9d）を通じて取出されてGPIBライン（６）を通じて画像処理装置（106）で処理され、処理されたデータが再びメモリ装置（７）に記憶され、この記憶されたデータが画面合成されて取出される。
G3 １フレームバツフア回路の説明 そしてさらにこの装置において、破線で示すように１フレームバツフア回路（３）（10）の各３原色の系統別に入力端子（14R）（14G）（14B）及び出力端子（15R）（15G）（15B）が設けられる。ここで入力端子（14R）（14G）（14B）はそれぞれ１フレームバツフア回路（３）を構成する下側のメモリ（3Rcd）（3Gcd）（3Bcd）に接続され、上側のメモリ（3Rab）（3Gab）（3Bab）にはそれぞれ下側のメモリからのラインが接続される。また出力端子（15R）（15G）（15B）もそれぞれ１フレームバツフア回路（10）を構成する下側のメモリ（10Rcd）（10Gcd）（10Bcd）に接続され、上側のメモリ（10Rab）（10Gab）（10Bab）にはそれぞれ下側のメモリからのラインが接続される。
そこで１フレームバツフア回路（３）（10）は第２図に示すように構成される。すなわち図はメモリ（3Rab）〜（3Bcd）、（10Rab）〜（10Bcd）の任意の１個の構成を示す。なおこの例は上述の４種類のメモリ（3ab）（3cd）（10ab）（10cd）に対して共通に用いられる基板を示し、従つて使用される部位に応じて回路の一部を遮断して用いられるものである。
この図において、（21a）（21b）はそれぞれ単色1/4フレーム分の記憶容量を有するランダムアクセスメモリ（RAM）であつて、このRAM（21a）（21b）はそれぞれが２バンク構成とされ、各バンクが互いに１フイールドおきに書込・読出制御される。そしてこのRAM（21a）（21b）にそれぞれバツフア（22a）（22b）を介して入力データライン（23a）（23b）が接続されると共に、それぞれバツフア（24a）（24b）を介して出力データライン（25a）（25b）が接続される。
また上述のラツク１（103）等に接続された通常モード時の制御回路（26）が非同期制御回路（27）に接続され、この非同期制御回路（27）の出力が書込時のラインアドレスカウンタ（28l）、サンプルアドレスカウンタ（28s）及び読出時のラインアドレスカウンタ（29l）、サンプルアドレスカウンタ（29s）に接続される。このアドレスカウンタ（28l）（28s）（29l）（29s）の出力がRAM（21a）（21b）に接続される。また非同期制御回路（27）の出力がメモリコントロール回路（30）に接続され、このコントロール回路（30）の出力がRAM（21a）（21b）に接続される。さらに非同期制御回路（27）の出力がバツフア（22a）（22b）（24a）（24b）に接続される。
従つてこれまでの回路において、アドレスカウンタ（28l）（28s）（29l）（29s）からは０〜1/4フイールド分のアドレスがフイールドごとに繰り返し発生され、これがフイールドごとにRAM（21a）（21b）の２つのバンクに交互に供給されることによつてデータライン（23a）（23b）に供給されたデータが例えば奇数フイールドにバンク１に書込まれ、偶数フイールドでバンク１からデータライン（25a）（25b）に読出されると共にデータライン（23a）（23b）のデータがバンク２に書込まれ、以下これが繰り返される。これによつて高精細度の映像信号が１フイールドずつ交互にバツフアリングされてメモリ装置（７）への書込またはそこからの読出が行われる。
また上述のMPU（４）からのデータバス（31）が双方向のバツフア（32）に接続され、このバツフア（32）の他端が同じく双方向のバツフア（30a）（30b）に接続され、このバツフア（30a）（30b）の他端がRAM（21a）（21b）に接続される。さらにバツフア（32）の他端がレジスタ（34）及び（35l）（35s）（36l）（36s）に接続され、このレジスタ（34）の出力が非同期制御回路（27）に接続されると共に、レジスタ（35l）（35s）（36l）（36s）がそれぞれアドレスカウンタ（28l）（28s）（29l）（29s）に接続される。またMPU（４）からのコントロールバス（37）がバツフア（38）に接続され、このバツフア（38）の出力がMPUモード時の制御回路（39）に接続される。さらにMPU（４）からのアドレスバス（40）がバツフア（41）に接続され、このバツフア（41）の出力が制御回路（39）に接続されると共にレジスタ（42）に接続される。そしてこの制御回路（39）の出力がバツフア（32）、レジスタ（34）（35l）（35s）（36l）（36s）に接続されると共に、制御回路（39）の出力が非同期制御回路（27）に接続される。さらにレジスタ（42）の出力がRAM（21a）（21b）に接続される。また非同期制御回路（27）の出力がバツフア（33a）（33b）及びレジスタ（42）に接続される。
従つてこれまでの回路において、MPU（４）のデータバス（31）からレジスタ（35l）（35s）（36l）（36s）に供給された値を初期値としてアドレスカウンタ（28l）（28s）（29l）（29s）でアドレスが発生され、またMPU（４）のアドレスバス（40）からのアドレスがレジスタ（42）に記憶される。そしてMPU（４）のデータバス（31）からの信号がレジスタ（34）を通じて非同期制御回路（27）に供給され、またMPU（４）のコントロールバス（37）、アドレスバス（40）からの信号が制御回路（39）を通じて非同期制御回路（27）に供給されることによつて、上述のデータバス（31）のデータがバツフア（33a）（33b）を通じアドレスカウンタ（28l）（28s）（29l）（29s）またはレジスタ（42）に設定されたRAM（21a）（21b）のアドレスに書込まれ、またそこからデータがデータバス（31）に読出される。
さらに上述のデジタル信号処理装置（107）等の外部処理装置に接続された外部モード時の制御回路（43）が非同期制御回路（27）に接続される。なお外部処理装置がデジタル信号処理装置（107）のように特定の装置である場合にはより簡単な構成のハンドシエイク回路（44）を設けてもよい。
また処理装置（107）からの信号入力端子（14）がバツフア（45）（46）（47）を通じてセレクタ（48）に接続され、他方のメモリ（3cd）がバツフア（49）を通じてセレクタ（48）に接続されると共に、バツフア（45）の出力がバツフア（50）を通じて他方のメモリ（3ab）に接続される。そしてセレクタ（48）の出力がバツフア（51a）（51b）を通じてRAM（21a）（21b）に接続される。
さらにバツフア（24a）（24b）の出力がセレクタ（52）に接続され、このセレクタ（52）の出力がバツフア（53）で通じて他方のメモリ（10cd）に接続されると共に、セレクタ（52）の出力がバツフア（54）（55）を通じてセレクタ（56）に接続され、また他方のメモリ（10ab）がバツフア（57）を通じてセレクタ（56）に接続される。そして上述の非同期制御回路（27）の出力がセレクタ（52）（56）に接続されると共に、セレクタ（56）の出力が処理装置（107）への信号出力端子（15）に接続される。
従つて以上の回路において、処理装置（107）からの制御信号が非同期制御回路（27）に供給されると共に、MPU（４）からの任意の初期値がレジスタ（35l）（35s）（36l）（36s）に設定されることによつて、処理装置（107）からのデータがバツフア（51a）（51b）を通じてRAM（21a）（21b）の所定のアドレスに書込まれ、またそこからのデータがバツフア（24a）（24b）からセレクタ（52）等を通じて処理装置（107）に読出される。
ここで上述したようにこの回路は４種類のメモリに共通に構成されている。そこでまず処理装置（107）からのデータが供給されるメモリ（3cd）では、端子（14）からのデータがバツフア（45）からセレクタ（48）を通じてバツフア（51a）（51b）に供給されると共に、バツフア（45）からメモリ（3ab）に供給される。従つてこの場合はセレクタ（48）はバツフア（45）側に固定されると共に、出力側のセレクタ（52）以下の回路は遮断される。
次にメモリ（3ab）では、メモリ（3cd）からのデータがバツフア（49）からセレクタ（48）を通じてバツフア（51a）（51b）に供給される。従つてこの場合はセレクタ（48）はバッファ（49）側に固定されると共に、出力側のセレクタ（52）以下の回路は遮断される。
また出力側のメモリ（10ab）では、セレクタ（52）で選択されたバツフア（24a）（24b）からのデータがバツフア（53）を通じてメモリ（10cd）に供給される。従つてこの場合はバツフア（54）が遮断されると共に、入力側のセレクタ（48）以下の回路が遮断される。
さらにメモリ（10cd）では、セレクタ（52）からのデータとメモリ（10ab）からバツフア（57）を通じて供給されるデータとがセレクタ（52）で選択されて出力端子（15）に供給される。従つてこの場合はバツフア（53）が遮断されると共に、入力側のセレクタ（48）以下の回路が遮断される。
こうして高精細度の映像信号が１フレームバツフア回路（３）を通じてメモリ装置（７）に書込まれ、またメモリ装置（７）から読出された信号が１フレームバツフア回路（10）を通じて取出されると共に、この１フレームバツフア回路（10）の任意の範囲を設定して読出し、また外部からの信号を１フレームバツフア回路（３）に設定された任意の範囲に書込むことができる。
従つてこの装置において、第３図に示すように高精細度の画面の内に例えばNTSC方式の画枠を設定し、この範囲を読出してデジタル信号処理装置等に供給し、また処理装置で処理された信号を同じ画枠の内に書込んで、高精細度の映像信号をNTSC方式用の処理装置で処理することができる。すなわち第４図Ａに示すような高精細度のフレーム信号に対して、同図Ｂに示すように最初のフイールドでメモリ装置（３）の任意のフイールド１を１フレームバツフア回路（10）のバンク１に書込み、同図Ｃに示すように次のフイールドでそのバンク１の内の任意の範囲を出力端子（15）に読出す。また同図Ｄに示すようなフレーム信号に対して、同図Ｅに示すように最初のフイールドで入力端子（14）からの信号を１フレームバツフア回路（３）のバンク１の任意に範囲に書込、次のフイールドでこのバツフア回路（３）の内容をメモリ装置（７）の任意のフイールドに書込む。
さらにこの装置において、第５図に示すように、例えばNTSC方式の映像信号を高精細度の画面の内に順次連続して書込み、またこれを読出すことができる。すなわち第６図Ａに示すようなNTSC方式のフレーム信号に対して、同図Ｂに示すようにNTSC方式の映像信号を順次１フレームバツフア回路（３）のバンク１に書込み、このバンク１が一杯になる例えば５フイールドの次のフイールドに同図Ｃに示すようにバンク１の内容をメモリ装置（７）に書込むと共に、映像信号をバンク２に順次書込む。また同時Ｄに示すようなフレーム信号に対して同図Ｅに示すように５フイールドおきにメモリ装置（７）の任意の１フイールド（高精細度）分を１フレームバツフア回路（10）の一方のバンクに書込むと共に、続く５フイールドでその内容を順次読出す。
従つてこの装置において、高精細度の映像信号だけでなく、NTSC方式等の現行の映像信号も扱うことができるようになり、装置の汎用性が増し、装置を有効に利用することができるようになつた。
Ｈ 発明の効果 この発明によれば、メモリの入出力部に１フレームバツフアが設けられているので、このバツフアを介して現行の通常の映像信号の入出力を行えると共に高精細度映像信号の画面中の任意の通常の映像信号の大きさに相当する範囲を設定して、現行の映像装置と対応させることができるようになつた。
【図面の簡単な説明】
第１図は本発明の一例の構成図、第２図〜第７図はその説明のための図、第８図〜第10図は従来の技術の説明のための図である。
（1R）（1G）（1B）は入力端子、（2R）（2G）（2B）は直並列変換回路、（３）（10）は１フレームバツフア回路、（４）（9a）（9b）（9c）（9d）はマイクロコンピユータ、（５）はインターフエース回路、（６）はGPIBライン、（７）はメモリ装置、（8x）（8y）（8z）はメモリ制御回路、（11R）（11G）（11B）は直並列変換回路、（12R）（12G）（12B）は出力端子、（13R）（13G）（13B）はクロツク回路、（14R）（14G）（14B）は外部処理装置からの信号入力端子、（15R）（15G）（15B）は外部処理装置への信号出力端子である。
以下の順序で本発明を説明する。
Ａ 産業上の利用分野Ｂ 発明の概要Ｃ 従来の技術Ｄ 発明が解決しようとする問題点Ｅ 問題点を解決するための手段（第１図）
Ｆ 作用Ｇ 実施例G1 全体の構成の説明（第７図）
G2 実施例の説明（第１図）
G3 １フレームバツフア回路の説明（第２図）
Ｈ 発明の効果Ａ 産業上の利用分野 本発明は、いわゆる高精細度映像信号の処理を行う映像信号処理装置に関する。
Ｂ 発明の概要 本発明は映像信号処理装置に関し、高精細度映像信号の処理に用いるメモリの入出力部に高精細度映像信号の１フレームバツフアを設けることにより、この１フレームバツフアの任意の範囲のデータを読出して在来のデータ処理装置で処置が行えるようにしたものである。
Ｃ 従来の技術 いわゆる高精細度映像信号では、毎秒30フレームの１フレームを構成する走査線数が1125ライン、アスペクト比が16:9で、水平１ラインの画素数は2200サンプルにもなつている。このためサンプリング周波数は74.25MHzとなり、１画素クロツク間隔13.n秒である。従つてこのような高速の信号を、現行の通常の映像信号と同様に、単一の処理装置で処理することは困難であつた。
そこで本願出願人は先に、高精細度映像信号の画面を分割し、その分割ごとに並列処理して再度合成することを提案（特願昭61-60,086号等）した。すなわち第８図R>図、第９図に示すように、高精細度映像信号の画面を例えば水平方向に分割し、この分割ごとに処理を行つた後に合成して所望の処理の施された高精細度映像信号を形成する。なお上述の分割の境界の部分において処理を正確に行うため、各境界部分にはそれぞれ所定サンプルずつのポーバーラツプが設けられると共に、処理後の合成時に不要部分が削除されて境界部分が滑らかにつなげられるようにされている。
これによつてこの装置において、処理される信号の画素クロツク周波数を従来の1/4にすることができる。なお各分割に含まれる画素数は上述のオーバーラツプによつて処理される全画素の1/4より多いが、これに対して上述の分割・処理は映像信号の有効画面のみについて行えばよく、ここで高精細度映像信号の有効画面は第10図に示すように走査線数で1035ライン、１ラインの画素数で1920サンプルと画面の全体に比してかなり小さいので、実際のクロツク周波数は従来の1/4以下にすることが可能である。
こうしてこの装置において高精細度映像信号の処理を行うことができる。
これに対して、この装置において現行の通常の映像信号を扱うことができれば、メモリの容量が極めて大きいので多様な処理を行うことができると共に、普及度の低い高精細度映像信号用の装置を有効に活用することができる。
ところで本願出願人は先に、現行のNTSC方式の映像信号の処理に適用可能なデイジタル信号処理装置（特開昭58-215,813号公報参照）を提案した。そこで上述の装置において、現行の映像信号との対応が可能になれば、高精細度映像信号を提案したデイジタル信号処理装置で処理することもできるようになる。
Ｄ 発明が解決しようとする問題点 以上述べたように従来の技術では、装置が高精細度映像信号の専用なために用途が限定されてしまうなどの問題点があつた。
Ｅ 問題点を解決するための手段 本発明は、供給された高精細度映像信号（端子（1R）（1G）（1B））を所定の画面範囲（abcd）ごとに分割（回路（2R）（2G）（2B））し、これらの分割された高精細度映像信号をそれぞれ独立のメモリ（（7Rax）（7Rbx）（7Rcx）（7Rdx）〜（7Baz）（7Bbz）（7Bcz）（7Bdz））に書込み、上記所定の画面範囲ごとに設けられた演算部（MPU（9a）（9b）（9c）（9d））と上記メモリとの間で上記分割された高精細度映像信号のデータの交換を行うと共に、上記メモリを読出し合成（回路（11R）（11G）（11B））して上記演算部で処理された高精細度映像信号取り出す（端子（12R）（12G）（12B））ようにした映像信号処理装置において、上記メモリの入出力部に上記高精細度映像信号の１フレームバッファ（３）（10）を設け、この１フレームバッファから任意の範囲の信号を読出して上記高精細度映像信号よりも解像度の低い任意の映像装置（図示せず）に供給（端子（14R）（14G）（14B）（15R）（15G）（15B））すると共に、この映像装置からの信号を上記１フレームバッファの任意の範囲に書込むことができるようにした映像信号処理装置である。
Ｆ 作用 これによれば、メモリの入出力部に１フレームバツフアが設けられているので、このバツフアを介して現行の通常の映像信号の入出力を行えると共に、高精細度映像信号の画面中の任意の通常の映像信号の大きさに相当する範囲を設定して、現行の映像装置と対応させることができる。
Ｇ 実施例G1 全体の構成の説明 まず第７図を用いて全体の構成を説明する。図において（101）（102）は高精細度映像信号用のカメラ及び受像モニタであつて、このカメラ（101）からの３原色（RGB）信号が映像信号処理回路の一部を構成するAD変換回路インターフエース回路等を含むラツク１（103）に供給される。またこのラツク１（103）からのアナログの３原色信号がモニタ（102）に供給される。さらにこのラツク１（103）とメモリの設けられるラツク２（104）との間で、３原色信号、あるいは３原色信号を輝度信号（Ｙ）と２つの色差信号（Ｒ−Y/B−Ｙ）に変換した信号をそれぞれ例えばサンプリング周波数74.25MHz8ビツトでデイジタル化した信号が交換される。
またこのラツク２（104）に対して、コンピユータを主な構成とする制御装置（105）、いわゆるミニコンピユータクラスの処理能力を有する画像処理装置（106）等が接続される。さらにラツク２（104）に上述のデジタル信号処理装置（107）が接続されると共に、この処理装置（107）に制御装置（105）を通じてデータの中間処理用のバツフアメモリ（108）が接続される。またラツク２（104）に対して、制御装置（105）等での制御内容の指示等を行うターミナル装置（109）及びプログラム等の記憶を行う外部記憶装置（110）等が接続される。
G2 実施例の説明 そしてこの装置において、ラツク２（104）が第１図に示すように構成される。ここでこのラツク２（104）は例えば上述の３原色（RGB）と４つの分割（abcd）及び後述する時間軸の３分割（xyZ）の系統が互いに組合されて構成される。
すなわち図において、端子（1R）（1G）（1B）には上述のラツク１（103）からの74.25MHzでサンプリングされ８ビツトでデイジタル化された３原色信号がそれぞれシリアル形式で供給される。この端子（1R）（1G）（1B）からの信号がそれぞれ直並列交換回路（2R）（2G）（2B）に供給され、シリアルからパラレル形式に変換されると共に、上述した1/4ずつの画面に分割（abcd）されて、それぞれの分割ごとにサンプリング周波数が18.52625MHzの信号で取出される。
この取出された信号が高精細度映像信号の１フレームバツフア回路（３）に供給される。ここでこのバツフア回路（３）は、それぞれ単色1/2フレーム分の記憶容量を有する６個のメモリ（3Rab）（3Rcd）（3Gab）（3Gcd）（3Bab）（3Bcd）からなり、それぞれに変換回路（2R）（2G）（2B）からの信号の２分割分（ab,cd）が供給される。さらにこのバツフア回路（３）はそれぞれのメモリがいわゆるマイクロコンピユータ（MPU）（４）にて制御されると共に、このMPU（４）には上述のターミナル装置（109）及び外部記憶装置（110）、またインターフエース回路（５）を介して制御装置（105）、さらにGPIBライン（６）を通じて画像処理装置（106）等からの信号が供給される。
このバツフア回路（３）からの信号がメモリ装置（７）に供給される。ここでメモリ装置（７）は、それぞれ単色1/4フレームを１秒分の記憶容量を有する36個のメモリ（7Rax）〜（7Bdx）（7Ray）〜（7Bdy）（7Raz）〜（7Bdz）からなり、xyzの各系統ごとに１秒のデータが記憶され全体で３秒分の記憶が行われる。さらにこれらのメモリ（7Rax）〜（7Bdz）の内で画面分割（ａ〜ｄ）及び時間軸分割（xyz）の系統の等しいメモリ〔例えばメモリ（7Rax）（7Gax）（7Bax）〕が１組とされ、この組ごとに時間軸分割の系統別にメモリ制御回路（8x）（8y）（8z）からの信号が供給される。なおメモリ制御回路（8x）〜（8z）にはそれぞれMPU（４）からの信号が供給される。またこの組ごとに画面分割の系統別にMPU（9a）（9b）（9c）（9d）との間でデータの交換が行われる。またこのMPU（9a）〜（9d）とGPIBライン（６）を通じた画面処理装置（106）等との間でデータの交換が行われる。
このメモリ装置（７）からの信号が上述の回路（３）と同等の１フレームバツフア回路（10）を構成するメモリ（10Rab）（10Rcd）（10Gab）（10Gcd）（10Bab）（10Bcd）に供給され、このバツフア回路（10）からの信号がそれぞれ並直列変換回路（11R）（11G）（11B）に供給される。そしてこの変換回路（11R）〜（11B）にて４分割された画面が合成されたサンプリング周波数が74.25MHzの３原色信号とされ、パラレルからシリアル形式に変換されて出力端子（12R）（12G）（12B）に出力される。なお（13R）（13G）（13B）は各色系列ごとに設けられたクロツク回路である。
従つてこの装置において、高精細度映像信号が画面分割されてメモリ装置（７）に記憶され、この記憶されたデータが画面分割ごとにMPU（9a）〜（9d）で処理されると共に、このMPU（9a）〜（9d）を通じて取出されてGPIBライン（６）を通じて画像処理装置（106）で処理され、処理されたデータが再びメモリ装置（７）に記憶され、この記憶されたデータが画面合成されて取出される。
G3 １フレームバツフア回路の説明 そしてさらにこの装置において、破線で示すように１フレームバツフア回路（３）（10）の各３原色の系統別に入力端子（14R）（14G）（14B）及び出力端子（15R）（15G）（15B）が設けられる。ここで入力端子（14R）（14G）（14B）はそれぞれ１フレームバツフア回路（３）を構成する下側のメモリ（3Rcd）（3Gcd）（3Bcd）に接続され、上側のメモリ（3Rab）（3Gab）（3Bab）にはそれぞれ下側のメモリからのラインが接続される。また出力端子（15R）（15G）（15B）もそれぞれ１フレームバツフア回路（10）を構成する下側のメモリ（10Rcd）（10Gcd）（10Bcd）に接続され、上側のメモリ（10Rab）（10Gab）（10Bab）にはそれぞれ下側のメモリからのラインが接続される。
そこで１フレームバツフア回路（３）（10）は第２図に示すように構成される。すなわち図はメモリ（3Rab）〜（3Bcd）、（10Rab）〜（10Bcd）の任意の１個の構成を示す。なおこの例は上述の４種類のメモリ（3ab）（3cd）（10ab）（10cd）に対して共通に用いられる基板を示し、従つて使用される部位に応じて回路の一部を遮断して用いられるものである。
この図において、（21a）（21b）はそれぞれ単色1/4フレーム分の記憶容量を有するランダムアクセスメモリ（RAM）であつて、このRAM（21a）（21b）はそれぞれが２バンク構成とされ、各バンクが互いに１フイールドおきに書込・読出制御される。そしてこのRAM（21a）（21b）にそれぞれバツフア（22a）（22b）を介して入力データライン（23a）（23b）が接続されると共に、それぞれバツフア（24a）（24b）を介して出力データライン（25a）（25b）が接続される。
また上述のラツク１（103）等に接続された通常モード時の制御回路（26）が非同期制御回路（27）に接続され、この非同期制御回路（27）の出力が書込時のラインアドレスカウンタ（28l）、サンプルアドレスカウンタ（28s）及び読出時のラインアドレスカウンタ（29l）、サンプルアドレスカウンタ（29s）に接続される。このアドレスカウンタ（28l）（28s）（29l）（29s）の出力がRAM（21a）（21b）に接続される。また非同期制御回路（27）の出力がメモリコントロール回路（30）に接続され、このコントロール回路（30）の出力がRAM（21a）（21b）に接続される。さらに非同期制御回路（27）の出力がバツフア（22a）（22b）（24a）（24b）に接続される。
従つてこれまでの回路において、アドレスカウンタ（28l）（28s）（29l）（29s）からは０〜1/4フイールド分のアドレスがフイールドごとに繰り返し発生され、これがフイールドごとにRAM（21a）（21b）の２つのバンクに交互に供給されることによつてデータライン（23a）（23b）に供給されたデータが例えば奇数フイールドにバンク１に書込まれ、偶数フイールドでバンク１からデータライン（25a）（25b）に読出されると共にデータライン（23a）（23b）のデータがバンク２に書込まれ、以下これが繰り返される。これによつて高精細度の映像信号が１フイールドずつ交互にバツフアリングされてメモリ装置（７）への書込またはそこからの読出が行われる。
また上述のMPU（４）からのデータバス（31）が双方向のバツフア（32）に接続され、このバツフア（32）の他端が同じく双方向のバツフア（30a）（30b）に接続され、このバツフア（30a）（30b）の他端がRAM（21a）（21b）に接続される。さらにバツフア（32）の他端がレジスタ（34）及び（35l）（35s）（36l）（36s）に接続され、このレジスタ（34）の出力が非同期制御回路（27）に接続されると共に、レジスタ（35l）（35s）（36l）（36s）がそれぞれアドレスカウンタ（28l）（28s）（29l）（29s）に接続される。またMPU（４）からのコントロールバス（37）がバツフア（38）に接続され、このバツフア（38）の出力がMPUモード時の制御回路（39）に接続される。さらにMPU（４）からのアドレスバス（40）がバツフア（41）に接続され、このバツフア（41）の出力が制御回路（39）に接続されると共にレジスタ（42）に接続される。そしてこの制御回路（39）の出力がバツフア（32）、レジスタ（34）（35l）（35s）（36l）（36s）に接続されると共に、制御回路（39）の出力が非同期制御回路（27）に接続される。さらにレジスタ（42）の出力がRAM（21a）（21b）に接続される。また非同期制御回路（27）の出力がバツフア（33a）（33b）及びレジスタ（42）に接続される。
従つてこれまでの回路において、MPU（４）のデータバス（31）からレジスタ（35l）（35s）（36l）（36s）に供給された値を初期値としてアドレスカウンタ（28l）（28s）（29l）（29s）でアドレスが発生され、またMPU（４）のアドレスバス（40）からのアドレスがレジスタ（42）に記憶される。そしてMPU（４）のデータバス（31）からの信号がレジスタ（34）を通じて非同期制御回路（27）に供給され、またMPU（４）のコントロールバス（37）、アドレスバス（40）からの信号が制御回路（39）を通じて非同期制御回路（27）に供給されることによつて、上述のデータバス（31）のデータがバツフア（33a）（33b）を通じアドレスカウンタ（28l）（28s）（29l）（29s）またはレジスタ（42）に設定されたRAM（21a）（21b）のアドレスに書込まれ、またそこからデータがデータバス（31）に読出される。
さらに上述のデジタル信号処理装置（107）等の外部処理装置に接続された外部モード時の制御回路（43）が非同期制御回路（27）に接続される。なお外部処理装置がデジタル信号処理装置（107）のように特定の装置である場合にはより簡単な構成のハンドシエイク回路（44）を設けてもよい。
また処理装置（107）からの信号入力端子（14）がバツフア（45）（46）（47）を通じてセレクタ（48）に接続され、他方のメモリ（3cd）がバツフア（49）を通じてセレクタ（48）に接続されると共に、バツフア（45）の出力がバツフア（50）を通じて他方のメモリ（3ab）に接続される。そしてセレクタ（48）の出力がバツフア（51a）（51b）を通じてRAM（21a）（21b）に接続される。
さらにバツフア（24a）（24b）の出力がセレクタ（52）に接続され、このセレクタ（52）の出力がバツフア（53）で通じて他方のメモリ（10cd）に接続されると共に、セレクタ（52）の出力がバツフア（54）（55）を通じてセレクタ（56）に接続され、また他方のメモリ（10ab）がバツフア（57）を通じてセレクタ（56）に接続される。そして上述の非同期制御回路（27）の出力がセレクタ（52）（56）に接続されると共に、セレクタ（56）の出力が処理装置（107）への信号出力端子（15）に接続される。
従つて以上の回路において、処理装置（107）からの制御信号が非同期制御回路（27）に供給されると共に、MPU（４）からの任意の初期値がレジスタ（35l）（35s）（36l）（36s）に設定されることによつて、処理装置（107）からのデータがバツフア（51a）（51b）を通じてRAM（21a）（21b）の所定のアドレスに書込まれ、またそこからのデータがバツフア（24a）（24b）からセレクタ（52）等を通じて処理装置（107）に読出される。
ここで上述したようにこの回路は４種類のメモリに共通に構成されている。そこでまず処理装置（107）からのデータが供給されるメモリ（3cd）では、端子（14）からのデータがバツフア（45）からセレクタ（48）を通じてバツフア（51a）（51b）に供給されると共に、バツフア（45）からメモリ（3ab）に供給される。従つてこの場合はセレクタ（48）はバツフア（45）側に固定されると共に、出力側のセレクタ（52）以下の回路は遮断される。
次にメモリ（3ab）では、メモリ（3cd）からのデータがバツフア（49）からセレクタ（48）を通じてバツフア（51a）（51b）に供給される。従つてこの場合はセレクタ（48）はバッファ（49）側に固定されると共に、出力側のセレクタ（52）以下の回路は遮断される。
また出力側のメモリ（10ab）では、セレクタ（52）で選択されたバツフア（24a）（24b）からのデータがバツフア（53）を通じてメモリ（10cd）に供給される。従つてこの場合はバツフア（54）が遮断されると共に、入力側のセレクタ（48）以下の回路が遮断される。
さらにメモリ（10cd）では、セレクタ（52）からのデータとメモリ（10ab）からバツフア（57）を通じて供給されるデータとがセレクタ（52）で選択されて出力端子（15）に供給される。従つてこの場合はバツフア（53）が遮断されると共に、入力側のセレクタ（48）以下の回路が遮断される。
こうして高精細度の映像信号が１フレームバツフア回路（３）を通じてメモリ装置（７）に書込まれ、またメモリ装置（７）から読出された信号が１フレームバツフア回路（10）を通じて取出されると共に、この１フレームバツフア回路（10）の任意の範囲を設定して読出し、また外部からの信号を１フレームバツフア回路（３）に設定された任意の範囲に書込むことができる。
従つてこの装置において、第３図に示すように高精細度の画面の内に例えばNTSC方式の画枠を設定し、この範囲を読出してデジタル信号処理装置等に供給し、また処理装置で処理された信号を同じ画枠の内に書込んで、高精細度の映像信号をNTSC方式用の処理装置で処理することができる。すなわち第４図Ａに示すような高精細度のフレーム信号に対して、同図Ｂに示すように最初のフイールドでメモリ装置（３）の任意のフイールド１を１フレームバツフア回路（10）のバンク１に書込み、同図Ｃに示すように次のフイールドでそのバンク１の内の任意の範囲を出力端子（15）に読出す。また同図Ｄに示すようなフレーム信号に対して、同図Ｅに示すように最初のフイールドで入力端子（14）からの信号を１フレームバツフア回路（３）のバンク１の任意に範囲に書込、次のフイールドでこのバツフア回路（３）の内容をメモリ装置（７）の任意のフイールドに書込む。
さらにこの装置において、第５図に示すように、例えばNTSC方式の映像信号を高精細度の画面の内に順次連続して書込み、またこれを読出すことができる。すなわち第６図Ａに示すようなNTSC方式のフレーム信号に対して、同図Ｂに示すようにNTSC方式の映像信号を順次１フレームバツフア回路（３）のバンク１に書込み、このバンク１が一杯になる例えば５フイールドの次のフイールドに同図Ｃに示すようにバンク１の内容をメモリ装置（７）に書込むと共に、映像信号をバンク２に順次書込む。また同時Ｄに示すようなフレーム信号に対して同図Ｅに示すように５フイールドおきにメモリ装置（７）の任意の１フイールド（高精細度）分を１フレームバツフア回路（10）の一方のバンクに書込むと共に、続く５フイールドでその内容を順次読出す。
従つてこの装置において、高精細度の映像信号だけでなく、NTSC方式等の現行の映像信号も扱うことができるようになり、装置の汎用性が増し、装置を有効に利用することができるようになつた。
Ｈ 発明の効果 この発明によれば、メモリの入出力部に１フレームバツフアが設けられているので、このバツフアを介して現行の通常の映像信号の入出力を行えると共に高精細度映像信号の画面中の任意の通常の映像信号の大きさに相当する範囲を設定して、現行の映像装置と対応させることができるようになつた。
【図面の簡単な説明】
第１図は本発明の一例の構成図、第２図〜第７図はその説明のための図、第８図〜第10図は従来の技術の説明のための図である。
（1R）（1G）（1B）は入力端子、（2R）（2G）（2B）は直並列変換回路、（３）（10）は１フレームバツフア回路、（４）（9a）（9b）（9c）（9d）はマイクロコンピユータ、（５）はインターフエース回路、（６）はGPIBライン、（７）はメモリ装置、（8x）（8y）（8z）はメモリ制御回路、（11R）（11G）（11B）は直並列変換回路、（12R）（12G）（12B）は出力端子、（13R）（13G）（13B）はクロツク回路、（14R）（14G）（14B）は外部処理装置からの信号入力端子、（15R）（15G）（15B）は外部処理装置への信号出力端子である。
【特許請求の範囲】
【請求項１】供給された高精細度映像信号を所定の画面範囲ごとに分割し、これらの分割された高精細度映像信号をそれぞれ独立のメモリに書込み、上記所定の画面範囲ごとに設けられた演算部と上記メモリとの間で上記分割された高精細度映像信号のデータの交換を行うと共に、上記メモリを読出し合成して上記演算部で処理された高精細度映像信号を取り出すようにした映像信号処理装置において、上記メモリの入出力部に上記高精細度映像信号の１フレームバッファを設け、この１フレームバッファから任意の範囲の信号を読出して上記高精細度映像信号よりも解像度の低い任意の映像装置に供給すると共に、この映像装置からの信号を上記１フレームバッファの任意の範囲に書込むことができるようにした映像信号処理装置。
【請求項１】供給された高精細度映像信号を所定の画面範囲ごとに分割し、これらの分割された高精細度映像信号をそれぞれ独立のメモリに書込み、上記所定の画面範囲ごとに設けられた演算部と上記メモリとの間で上記分割された高精細度映像信号のデータの交換を行うと共に、上記メモリを読出し合成して上記演算部で処理された高精細度映像信号を取り出すようにした映像信号処理装置において、上記メモリの入出力部に上記高精細度映像信号の１フレームバッファを設け、この１フレームバッファから任意の範囲の信号を読出して上記高精細度映像信号よりも解像度の低い任意の映像装置に供給すると共に、この映像装置からの信号を上記１フレームバッファの任意の範囲に書込むことができるようにした映像信号処理装置。
【第１図】
【第２図】
【第３図】
【第４図】
【第５図】
【第６図】
【第８図】
【第９図】
【第７図】
【第１０図】
【第２図】
【第３図】
【第４図】
【第５図】
【第６図】
【第８図】
【第９図】
【第７図】
【第１０図】
【特許番号】第２５１３１８５号
【登録日】平成８年（１９９６）４月３０日
【発行日】平成８年（１９９６）７月３日
【国際特許分類】
【出願番号】特願昭６１−１７４３９４
【出願日】昭和６１年（１９８６）７月２４日
【公開番号】特開昭６３−３１２８２
【公開日】昭和６３年（１９８８）２月９日
【出願人】（９９９９９９９９９）ソニー株式会社
【登録日】平成８年（１９９６）４月３０日
【発行日】平成８年（１９９６）７月３日
【国際特許分類】
【出願日】昭和６１年（１９８６）７月２４日
【公開番号】特開昭６３−３１２８２
【公開日】昭和６３年（１９８８）２月９日
【出願人】（９９９９９９９９９）ソニー株式会社
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