複数中央演算処理装置の制御装置

【目的】特別の回路を必要とせず、各ＣＰＵにおいて周辺装置が共用でき、ＲＯＭの使用効率を向上可能な、複数ＣＰＵの制御装置を提供する。
【構成】複数のＣＰＵを備えこれらＣＰＵにて周辺装置を共用する場合に必要となる複数ＣＰＵの制御装置であって、それぞれのＣＰＵへ供給するそれぞれのタイミングクロックにおける所定信号レベル期間が重複することのない複数相のタイミングクロックを発生するタイミングクロック発生手段１０と、上記複数相のタイミングクロックが供給され該タイミングクロックにおける上記所定信号レベル期間のみ同じタイミングで同相のタイミングクロックが供給されているＣＰＵと上記共通バスとを接続するバス選択手段１１,１３と、を備えたことを特徴とする。

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、２個以上の中央演算処理装置(以下、ＣＰＵと記す)を備えたシステムにおいて、これらＣＰＵにて周辺装置を共用する場合に必要とする複数ＣＰＵの制御装置に関する。
【０００２】
【従来の技術とその課題】従来、２個以上のＣＰＵを使用するシステムにおいて、これらＣＰＵの周辺装置をこれらのＣＰＵが共用する場合には、上記周辺装置にアクセスするＣＰＵの優先順位を決定する回路であるアービター回路が必要であった。又、ＣＰＵ間の通信にはデュアルポートＲＡＭやレジスタを必要とした。このため、以下に示すような問題点あった。
【０００３】■上述したように、アービター回路、デュアルポートＲＡＭ等の特別の回路が必要となる。
■上記周辺装置を一つのＣＰＵがアクセスしている間はその他のＣＰＵはその周辺装置を使用できないので、ＣＰＵにおける演算処理効率が低下する。
■プログラム領域の共有ができないため、各ＣＰＵに一定量のＲＯＭ容量を割り当てなければならず、ＲＯＭの使用効率を向上させることができない。
■上記■に記載した理由により、各ＣＰＵに共通するサブルーチンについてもそれぞれのプログラム領域を持たなければならず、ＲＯＭの使用効率を向上させることができない。
【０００４】本発明はこのような問題点を解決するためになされたもので、特別の回路を必要とせず、各ＣＰＵにおいて周辺装置が共用でき、ＲＯＭの使用効率を向上可能な、複数ＣＰＵの制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段とその作用】本発明は、複数のＣＰＵにて周辺装置を共用する場合に必要となる複数ＣＰＵの制御装置であって、それぞれの出力側がそれぞれのＣＰＵに接続され、それぞれの上記ＣＰＵへ供給するそれぞれのタイミングクロックにおける所定信号レベル期間が重複することのない複数相のタイミングクロックを発生するタイミングクロック発生手段と、入力側がそれぞれの上記ＣＰＵ及び上記タイミングクロック発生手段に接続され、出力側が共通バスを介して上記周辺装置に接続される手段であり、上記複数相のタイミングクロックが供給され該タイミングクロックにおける上記所定信号レベル期間のみ、同じタイミングで同相のタイミングクロックが供給されているＣＰＵと上記共通バスとを接続するバス選択手段と、を備えたことを特徴とする。
【０００６】このように構成することで、タイミングクロック発生手段はタイミングクロックにおける所定信号レベル期間がいずれも重複しないような複数相のタイミングクロックを発生しこのようなそれぞれのタイミングクロックにてそれぞれのＣＰＵは動作する。又、バス選択手段にも上記タイミングクロックが供給され該バス選択手段は上記所定信号レベル期間のみ、同じタイミングで同相のタイミングクロックが供給されているＣＰＵと上記共通バスとを接続することより、タイミングクロック発生手段及びバス選択手段は、特別の回路を必要としなくても各ＣＰＵにおいて周辺装置が共用できるように作用する。
【０００７】又、本発明は、上記共通バスには記憶手段が接続され、それぞれの上記中央演算処理装置は、リセット解除後に当該中央演算処理装置が演算を開始する上記記憶手段の番地であるベクタアドレスが同一であり、それぞれの上記中央演算周辺装置と上記バス選択手段との間にそれぞれ接続され、上記ベクタアドレスを各上記中央演算処理装置毎に異なった値に変換し上記バス選択手段へ送出するベクタアドレス変換手段を備えることもできる。
【０００８】このように構成することで、各ＣＰＵは同一のベクタアドレスを有するがベクタアドレス変換手段にてそれぞれ別個のベクタアドレスに変換されるので、ベクタアドレス変換手段はＲＯＭの使用効率を向上させるように作用する。
【０００９】
【実施例】本発明の複数ＣＰＵの制御装置の一実施例について図１等を参照し以下に説明する。図１には、１ないしＮのＮ個のＣＰＵを有するシステムにおける制御装置を示している。各ＣＰＵ１ないしＮのクロック入力端子には、Ｎ相のタイミングクロックを発生するタイミングクロック発生回路１０の出力側がそれぞれ接続される。タイミングクロック発生回路１０は、設けられるＣＰＵの数に対応したＮ個のタイミングクロックを発生し、これらそれぞれのタイミングクロックをそれぞれのＣＰＵへ送出する回路であり、さらにそれぞれのタイミングクロックにおいては図３の(a)ないし(c)に示すようにハイ(Ｈ)レベルの期間が他のいずれのタイミングクロックにおけるＨレベル期間と時間的に重複しないＮ相のタイミングクロックを発生する回路である。又、タイミングクロック発生回路１０が発生するそれぞれのタイミングクロックは、アドレス選択回路１１及びデータ選択回路１３へもそれぞれ送出される。
【００１０】尚、ＣＰＵ１ないしＮのそれぞれは、図２の(a)に示すタイミングクロックに対して図２の(b)に示すタイミングにてアドレスをアドレスバスに送出し、図２R>２の(c)に示すタイミングにてデータをデータバスへ送出する動作をする。
【００１１】アドレス選択回路１１の入力側は、それぞれのＣＰＵ１ないしＮとそれぞれのアドレスバスを介して接続され、アドレス選択回路１１の出力側は各ＣＰＵ１ないしＮが共用する共通アドレスバス１２に接続される。尚、上記それぞれのアドレスバスにはそれぞれベクタアドレス変換回路１５、１６ … がアドレスバスに対して直列に接続されている。又、共通アドレスバス１２及び共通データバス１４にはＲＯＭ、ＲＡＭのメモリ等が接続される。
【００１２】上述しているＣＰＵ１ないしＮは、例えばＦＦＦＥとＦＦＦＦの二つのベクタアドレスを共通して有している。尚、ベクタアドレスとは、リセット解除後に上記ＣＰＵ１等が演算を開始する、上記メモリの番地をいう。上述のようにＣＰＵ１等においてベクタアドレスは共通であることから、該ベクタアドレスをそのままアドレス選択回路１１へ送出したのでは各ＣＰＵは同じ演算を行うことになる。そこでベクタアドレス変換回路１５等は、ＣＰＵ１等が送出するベクタアドレスをそれぞれ異なるアドレスに変換しアドレス選択回路１１へ送出する動作を行う。
【００１３】データ選択回路１３の入力側は、各ＣＰＵ１ないしＮとそれぞれのデータバスを介して接続され、データ選択回路１３の出力側は各ＣＰＵ１ないしＮが共用する共通データバス１４に接続される。
【００１４】よって、各ＣＰＵ１ないしＮに供給されるＮ相のそれぞれのタイミングクロックが各ＣＰＵ１ないしＮへ供給されるタイミングと同じタイミングにてアドレス選択回路１１及びデータ選択回路１３に供給されることから、アドレス選択回路１１及びデータ選択回路１３は、タイミングクロックがＨレベル期間にありアドレス及びデータを送出可能な一つのＣＰＵが送出するアドレス及びデータをそのＨレベル期間、共通アドレスバス１２及び共通データバス１４へ送出する。
【００１５】尚、２個のＣＰＵを有する場合における本制御装置の具体的回路構成を図４に示す。図４において図１に示す構成部分と同じ構成部分については同じ符号を付している。
【００１６】このように構成される複数ＣＰＵの制御装置における動作を以下に説明する。例えば図３の(a)に示すタイミングクロック５１がＣＰＵ１に供給されているとすると、アドレス選択回路１１及びデータ選択回路１３にもタイミングクロック５１が同時刻にタイミングクロック発生回路１０から供給されている。よって、タイミングクロック５１のＨレベル期間である時刻t１から時刻t２の期間において、ＣＰＵ１はアドレスバスへアドレスを送出し、又、データバスへデータを入出力する。一方、図３の(e)に示すように、データ選択回路１３も時刻t１から時刻t２の間、データバスを介して入出力されるデータ、即ちＣＰＵ１が入出力するデータを共通データバス１４へ入出力する。アドレス選択回路１１についても同様である。又、他のＣＰＵ２ないしＮについても同様に動作する。
【００１７】このようにＮ個のＣＰＵのそれぞれについて相の異なるタイミングクロックにて制御しそれによって共通アドレスバス及び共通データバスの共用化を図っているので、従来のように、アービター回路、デュアルポートＲＡＭ等の特別の回路を設けることなく、共通アドレスバス１２及び共通データバス１４に接続されるＲＯＭ、ＲＡＭ等の周辺回路を各ＣＰＵで共用化することがきる。
【００１８】又、共通アドレスバス１２及び共通データバス１４にＲＯＭが接続されているので、該ＲＯＭ内の記憶領域を各ＣＰＵ毎に振り分ける必要がなく、一つのＲＯＭを各ＣＰＵ１ないしＮ毎にアドレスで分割することができる。
【００１９】さらに、上述したようにＲＯＭ内の記憶領域を各ＣＰＵにて共用することができるので、各ＣＰＵ１ないしＮにて共通するサブルーチンをＲＯＭ内の一領域にまとめることができ、ＲＯＭの記憶容量の使用効率を向上させることができる。
【００２０】又、ベクタアドレス変換回路１５等を設け、ＣＰＵ１ないしＮにて共通しこれら各ＣＰＵが送出するリセットベクタアドレスをそれぞれ異なるアドレスに変換するようにしたので、同じＲＯＭにＣＰＵ１等のそれぞれがアクセスすることができＣＰＵ１等においてそれぞれ異なるプログラムを実行することができる。
【００２１】又、このようにベクタアドレス変換回路１５等を設けることで、ＣＰＵ１ないしＮについてベクタアドレスは共通のものでよく、したがってＣＰＵ１ないしＮはそれぞれ異なる構造ではなく同一の構造とすることができ、ＣＰＵの設計上の労力を低減することができる。
【００２２】
【発明の効果】以上詳述したように本発明によれば、タイミングクロックにおける所定信号レベル期間がいずれも重複しないような複数相のタイミングクロックを発生しこのようなそれぞれのタイミングクロックにてそれぞれのＣＰＵを動作させ、又、バス選択手段にも上記タイミングクロックを供給し該バス選択手段は上記所定信号レベル期間のみ、同じタイミングで同相のタイミングクロックが供給されているＣＰＵと上記共通バスとを接続することより、特別の回路を必要としなくても各ＣＰＵにおいて周辺装置を共用することができ、又、このように周辺装置の共用が可能となることで各ＣＰＵにおけるプログラム領域を共有することができＲＯＭの使用効率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の複数ＣＰＵの制御装置の一実施例における構成を示すブロック図である。
【図２】本発明の複数ＣＰＵの制御装置にて制御されるＣＰＵの動作を示すタイミングチャートである。
【図３】本発明の複数ＣＰＵの制御装置の動作を説明するためのタイミングチャートである。
【図４】２個のＣＰＵを制御する場合における本発明の複数ＣＰＵの制御装置の構成を示す回路図である。
【符号の説明】
１ないしＮ…ＣＰＵ、１０…Ｎ相タイミングクロック発生回路、１１…アドレス選択回路、１２…共通アドレスバス、１３…データ選択回路、１４…共通データバス、１５,１６…ＣＰＵベクタアドレス変換回路。

【特許請求の範囲】
【請求項１】複数の中央演算処理装置にて周辺装置を共用する場合に必要となる複数中央演算処理装置の制御装置であって、それぞれの出力側がそれぞれの中央演算処理装置に接続され、それぞれの上記中央演算処理装置へ供給するそれぞれのタイミングクロックにおける所定信号レベル期間が重複することのない複数相のタイミングクロックを発生するタイミングクロック発生手段と、入力側がそれぞれの上記中央演算処理装置及び上記タイミングクロック発生手段に接続され、出力側が共通バスを介して上記周辺装置に接続される手段であり、上記複数相のタイミングクロックが供給され該タイミングクロックにおける上記所定信号レベル期間のみ、同じタイミングで同相のタイミングクロックが供給されている中央演算処理装置と上記共通バスとを接続するバス選択手段と、を備えたことを特徴とする複数中央演算処理装置の制御装置。
【請求項２】上記共通バスには記憶手段が接続され、それぞれの上記中央演算処理装置は、リセット解除後に当該中央演算処理装置が演算を開始する上記記憶手段の番地であるベクタアドレスが同一であり、それぞれの上記中央演算周辺装置と上記バス選択手段との間にそれぞれ接続され、上記ベクタアドレスを各上記中央演算処理装置毎に異なった値に変換し上記バス選択手段へ送出するベクタアドレス変換手段を備えた請求項１記載の複数中央演算周辺装置の制御装置。

【図１】