記憶回路及びその動作モード設定方法
【目的】メモリ内部に通常のアクセスと異なる動作モ−ドを１つ以上のアクセスサイクルにまたがって有効にし、メモリのビット構成に影響しない記憶回路及びその動作モード設定方法を提供する。
【構成】データの読み出し、書き込み及び保存が任意に行える記憶素子と、通常のアクセスと異なる動作モ−ドを格納するレジスタからなる記憶回路において、レジスタの設定デ−タ入力信号として、ビット構成に依存しないデ−タ信号と異なるアドレス信号等を用い、設定サイクルは通常のメモリアクセスサイクルと異なるサイクルとして識別できるよう、メモリの既存の制御信号を、通常のメモリアクセスと異なるＲＡＳ信号の立下がりとＷＥ信号の組合せのタイミングを用いて指定する。
【構成】データの読み出し、書き込み及び保存が任意に行える記憶素子と、通常のアクセスと異なる動作モ−ドを格納するレジスタからなる記憶回路において、レジスタの設定デ−タ入力信号として、ビット構成に依存しないデ−タ信号と異なるアドレス信号等を用い、設定サイクルは通常のメモリアクセスサイクルと異なるサイクルとして識別できるよう、メモリの既存の制御信号を、通常のメモリアクセスと異なるＲＡＳ信号の立下がりとＷＥ信号の組合せのタイミングを用いて指定する。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は記憶素子を用いた記憶回路に係り、特に高速動作に好適な記憶回路及びその動作モード設定方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩により、メモリの高速化や大容量化が行なわれている。大容量化を実現する手法としてはダイナミックＲＡＭがよく用いられているが、アドレス信号を時分割で与えるため、アクセス時間が多くかかり、高速化が困難となっていた。この問題を解決するため、ニブルモ−ドアクセスが考案されている。ニブルモ−ドは、１回のアドレス指定で４回のデ−タアクセスを行なう方法で、アドレス指定時間の減少で高速化が図るものである。この方法を用いた例としては、特開昭５９−７５４９０号公報（「半導体記憶装置」）が挙げられる。
【０００３】
【発明が解決しようとする課題】上述したニブルモ−ドアクセスの設定は、ダイナミックＲＡＭの高速アクセスを実現する上では有効であるが、図２に示すグラフィックディスプレイ装置のフレ−ムバッファのラスタ演算機能をメモリ内部に取り込む等の用途には必ずしも有効ではない。すなわち、ニブルアクセスモ−ドの設定は、現在のアクセスサイクル（１回のアドレス指定で４回のデ−タアクセス）にのみ有効である。それに対し、ラスタ演算では、演算指定を１回行なうとしばらく同じ演算モ−ドで動作することで指定のオ−バ−ヘッドを少なくしており、設定したモ−ドがその後のアクセスサイクルでも有効になっている必要がある。従って、メモリに演算器を内蔵し、外部から演算モ−ド等の指定を行なう方法としては、このニブルモ−ドの設定方法には問題がある。
【０００４】本発明の目的は、この問題を解決するために、メモリ内部に通常のアクセスと異なる動作モ−ドを１つ以上のアクセスサイクルにまたがって有効にし、メモリのビット構成に影響しない記憶回路及びその動作モード設定方法を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を達成するため、本願発明は、データの読み出し、書き込み及び保存が任意に行える記憶素子と、通常のアクセスと異なる動作モ−ドを格納するレジスタからなる記憶回路において、レジスタの設定デ−タ入力信号として、ビット構成に依存しないデ−タ信号と異なるアドレス信号等を用い、設定サイクルは通常のメモリアクセスサイクルと異なるサイクルとして識別できるよう、メモリの既存の制御信号を、通常のメモリアクセスと異なる組合せのタイミングを用いて指定するものである。
【０００６】
【作用】前記のタイミングの組合せ等で通常の動作と異なる動作であることの識別が行われ、アドレス信号により動作モ−ドが動作モ−ド格納レジスタに設定され、その設定された内容によりその後のメモリアクセス実行時に通常のアクセス動作又は異なる動作が行われる。
【０００７】
【実施例】以下、本発明の一実施例を図面を用いて詳細に説明する。
【０００８】まず、本発明の概念を説明する。
【０００９】図２で示すフレームバッファ用メモリの周辺回路を減らすためには、メモリ，演算器，演算機能指定レジスタ，書き込みマクス回路を一体化したＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を作ることが考えられる。現状のグラフィックディスプレイでは、演算機能として要求されるものは論理演算が主体であるため、演算器は演算データのビット単位に分割することが可能である。算術演算を使う場合も桁上げ信号を扱う回路を付加することで、原則的にはビット単位の分割は可能である。書き込みマスク回路４はビット単位の書き込み制御を行う回路であるから、ビット単位に分割できることは明らかである。しかしながら演算機能指定レジスタ３は、演算器１の演算機能の数で決まるビット長であり、演算データのビット長（ここでは１６）とは無関係であるため、演算データのビット単位に分割することはできない。したがって演算機能指定レジスタ３は、分割した単位毎に持つ必要がある。このように、分割した単位毎に同一の機能のものを持つことは無駄であるがＩＣの集積度は年毎に高くなり、一体化した場合のメモリ素子の数に対する周辺回路として使われる素子の数の比率は１％にもならないわずかのものであるため問題とはならない。一体化をした場合に、演算機能指定レジスタ３を分割単位毎に持つことは、以上に示したようにそれほど問題ではないが、図２に示したフレームバッファをデータのビット単位に分割することには問題がある。図２のフレームバッファを使うためには、実際のメモリアクセスを行う前に、演算機能指定レジスタ３に演算機能データを書き込みマスク回路４に書き込みマスクデータを設定する必要がある。図２のフレームバッファでは、どちらのデータもデータ処理装置からのデータ信号Ｄ15〜Ｄ0を入力信号としているため、ビット単位に分割すると１ビットの信号となってしまうので、書き込みマスク回路４では問題がないが、演算機能指定レジスタ３では２種類の演算しか指定できなくなってしまう。このように、メモリのビット構成の違いで演算機能の数が変わることは問題である。本発明は、演算機能指定をデータバスで行うため、データのビット分割に依存することになり発生しているのに着目し、データバスと違いビット分割に依存しないアドレス信号を用いて指定するものである。
【００１０】次に、本発明の一実施例を説明する。
【００１１】図１は、実施例のフレームバッファ用メモリ回路の構成である。１は演算器、２はメモリ素子、３は演算機能指定レジスタ、４は書き込みマスク回路Ｄｊはグラフィック描画用データ処理装置のデータ信号１６ビットの中の１ビット信号、Ａ23〜Ａ1はデータ処理装置のアドレス信号、ＷＥはデータ処理装置のライト制御信号、ＦＳは演算機能指定レジスタ３及び書き込みマスク回路４に対するデータセット制御信号、ＤＯｊはメモリ素子２の読み出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗｊはメモリ素子２に対する書き込み制御信号である。
【００１２】図３は書き込みマスク回路の構成である。４１は書き込みマスクデータ格納レジスタ、４２はライト制御信号ＷＥを抑止するためのゲートである。
【００１３】図４は図１のメモリ回路によるフレームバッファの構成例である。図４では接続関係を明確にするため、４ビットの構成を示してある。
【００１４】図５はグラフィックディスプレイシステムに実施例のメモリ回路を適用した例である。６はデータ処理装置、７はセット信号ＦＳを発生するデコード回路である。
【００１５】以下、実施例のメモリ回路の動作を説明する。
【００１６】実施例では、メモリ回路５は８０００００Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨは１６進数であることを示しバイトを単位とする番地である。デコード回路７は９０００００Ｈ〜９０００１ＦＨ番地でセット信号ＦＳを出力する。演算器１の演算機能は図６に示す１６種である。データ処理装置６が例えば９０００１４Ｈ番地にＦＯＦＦＨを書き込むと、デコード回路７はセット信号ＦＳを出力し、演算機能指定レジスタ３にアドレス信号Ａ4〜Ａ1すなわち１０１０（Ｂはビットデータ）をセットする。この結果、演算器１は図６の演算機能表に示すように、論理和を演算機能として選択する。また書き込みマスク回路４では、書き込みマスクデータ格納レジスタ４１にデータ処理装置６からのデータ０Ｆ０ＦＦの１６ビットのデータの中の１ビットをセットする。セットされる１ビットは、メモリ素子のビット位置と同一の位置である。この結果、書き込みマスクデータとしてＦ０ＦＦＨがセットされたことになる。
【００１７】次にデータ処理装置６が８０００００Ｈ番地にＦ３ＦＦＨを書く場合について説明する。８０００００Ｈ番地には、０５１２Ｈが格納してあるとする。データ処理装置６のメモリアクセスタイミングを図７に示す。データ処理装置６のメモリ回路５に対するライトアクセスは、図７に示すようにリード・モディファイ・ライト動作となる。リード・モディファイ・ライトのリードのタイミングでＤＯバスには０５１２Ｈが読み出され、ＤバスにはＦ３ＦＦＨが入力されている。次のモディファイのタイミングで、演算器１はＤバスとＤＯバスのデータを演算し、ＤＩバスに演算結果を出力する。この場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨとなる。これは、前述した動作で演算器１は論理和を演算機能として選択しているためである。最後にリード・モディファイ・ライトのライトのタイミングでＤＩバスのデータＦ７ＦＦＨをライトするが前述のセット動作で、書き込みマスクデータはＦ０ＦＦＨがセットされており、図３に示すようにマスクデータが０のビットはゲート４２がＯＮとなり、１のビットはゲート４２がＯＦＦとなるため、Ｄ11〜Ｄ8の４ビットのみが実際のライト動作を実行し、残りの１２ビットではライト動作は起こらない。この結果、８０００００Ｈ番地のデータは０７１２Ｈになる。
【００１８】以上述べたように、本実施例ではアドレス信号の一部を制御信号として用いるため、データの分割方法によらず演算機能の指定が可能なリード・モディファイ・ライトを行うメモリ回路が実現することができる。実施例のメモリ回路で通常のメモリＩＣと異なるのは、演算機能及び書き込みマクスデータをセットするためのセット信号ＦＳのみであり、ＩＣのピンは１ピン増加するだけなので、この相異は図１の回路のままＩＣ化する上で問題にならない。例えば、６４Ｋ×１ビット構成のＤｙｎａｍｉｃ ＲＡＭでは１ピンは使用していないものもあるため、この空ピンにＦＳを使うことが可能である。
【００１９】また、このセット信号を通常のメモリアクセスと異なるタイミングシーケンスで実現してもよいことは明らかである。例えば図８に示すような、 Ｄｙｎａｍｉｃ ＲＡＭの通常シーケンスではでてこない。ＲＡＳ信号の立下がりとＷＥ信号でセット信号を作ることが可能である。
【００２０】なお、本実施例ではデータ幅を１６ビットとし、分割の単位を１ビットとしたが、どちらの値も本実施例で説明した値以外の値でもよいことは明らかである。
【００２１】また実施例では、演算機能の指定と書き込みマスクの指定を同時に行っているが、別々に指定するようにしてもよいことも明らかである。
【００２２】さらに、演算器の機能指定のデータ幅も４ビット以外でも良いことも明らかである。
【００２３】また、シフトレジスタを内蔵して、シリアル出力を持つ構成のメモリに対して、本実施例を適用してもよいことも明らかである。
【００２４】
【発明の効果】以上の説明から明らかなように本発明によれば、通常と異なる動作モ−ドの指定がメモリのデータビット幅に依存せずに行なえるため、多種類の設定が可能となり、メモリの応用範囲を拡大することができる。また、設定をタイミングの組合せで行なうことで、従来のメモリと同一の信号ピン配置で実現できるので、互換性を維持でき、大量生産による低価格化を図ることが容易となる。
【図面の簡単な説明】
【図１】実施例のメモリ回路を示すブロック図である。
【図２】従来例のフレームバッファ用メモリを示すブロック図である。
【図３】書き込みマスク回路を示す図である。
【図４】実施例のフレームバッファ構成を説明するための図である。
【図５】グラフィックディスプレイシステムの構成例を示すブロック図である。
【図６】演算機能を説明するための図である。
【図７】メモリアクセスタイミングを示すタイミングチャートである。
【図８】セット信号作成タイミングを示すタイミングチャートである。
【符号の説明】
１…演算器、
２…メモリ素子、
３…演算機能指定レジスタ、
４…書き込みマスク回路、
Ｄ15〜Ｄ0…入力データ、
Ａ23〜Ａ1…アドレス信号、
ＷＥ…書き込み制御信号、
ＦＳ…セット信号。
【０００１】
【産業上の利用分野】本発明は記憶素子を用いた記憶回路に係り、特に高速動作に好適な記憶回路及びその動作モード設定方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進歩により、メモリの高速化や大容量化が行なわれている。大容量化を実現する手法としてはダイナミックＲＡＭがよく用いられているが、アドレス信号を時分割で与えるため、アクセス時間が多くかかり、高速化が困難となっていた。この問題を解決するため、ニブルモ−ドアクセスが考案されている。ニブルモ−ドは、１回のアドレス指定で４回のデ−タアクセスを行なう方法で、アドレス指定時間の減少で高速化が図るものである。この方法を用いた例としては、特開昭５９−７５４９０号公報（「半導体記憶装置」）が挙げられる。
【０００３】
【発明が解決しようとする課題】上述したニブルモ−ドアクセスの設定は、ダイナミックＲＡＭの高速アクセスを実現する上では有効であるが、図２に示すグラフィックディスプレイ装置のフレ−ムバッファのラスタ演算機能をメモリ内部に取り込む等の用途には必ずしも有効ではない。すなわち、ニブルアクセスモ−ドの設定は、現在のアクセスサイクル（１回のアドレス指定で４回のデ−タアクセス）にのみ有効である。それに対し、ラスタ演算では、演算指定を１回行なうとしばらく同じ演算モ−ドで動作することで指定のオ−バ−ヘッドを少なくしており、設定したモ−ドがその後のアクセスサイクルでも有効になっている必要がある。従って、メモリに演算器を内蔵し、外部から演算モ−ド等の指定を行なう方法としては、このニブルモ−ドの設定方法には問題がある。
【０００４】本発明の目的は、この問題を解決するために、メモリ内部に通常のアクセスと異なる動作モ−ドを１つ以上のアクセスサイクルにまたがって有効にし、メモリのビット構成に影響しない記憶回路及びその動作モード設定方法を提供することにある。
【０００５】
【課題を解決するための手段】上記課題を達成するため、本願発明は、データの読み出し、書き込み及び保存が任意に行える記憶素子と、通常のアクセスと異なる動作モ−ドを格納するレジスタからなる記憶回路において、レジスタの設定デ−タ入力信号として、ビット構成に依存しないデ−タ信号と異なるアドレス信号等を用い、設定サイクルは通常のメモリアクセスサイクルと異なるサイクルとして識別できるよう、メモリの既存の制御信号を、通常のメモリアクセスと異なる組合せのタイミングを用いて指定するものである。
【０００６】
【作用】前記のタイミングの組合せ等で通常の動作と異なる動作であることの識別が行われ、アドレス信号により動作モ−ドが動作モ−ド格納レジスタに設定され、その設定された内容によりその後のメモリアクセス実行時に通常のアクセス動作又は異なる動作が行われる。
【０００７】
【実施例】以下、本発明の一実施例を図面を用いて詳細に説明する。
【０００８】まず、本発明の概念を説明する。
【０００９】図２で示すフレームバッファ用メモリの周辺回路を減らすためには、メモリ，演算器，演算機能指定レジスタ，書き込みマクス回路を一体化したＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を作ることが考えられる。現状のグラフィックディスプレイでは、演算機能として要求されるものは論理演算が主体であるため、演算器は演算データのビット単位に分割することが可能である。算術演算を使う場合も桁上げ信号を扱う回路を付加することで、原則的にはビット単位の分割は可能である。書き込みマスク回路４はビット単位の書き込み制御を行う回路であるから、ビット単位に分割できることは明らかである。しかしながら演算機能指定レジスタ３は、演算器１の演算機能の数で決まるビット長であり、演算データのビット長（ここでは１６）とは無関係であるため、演算データのビット単位に分割することはできない。したがって演算機能指定レジスタ３は、分割した単位毎に持つ必要がある。このように、分割した単位毎に同一の機能のものを持つことは無駄であるがＩＣの集積度は年毎に高くなり、一体化した場合のメモリ素子の数に対する周辺回路として使われる素子の数の比率は１％にもならないわずかのものであるため問題とはならない。一体化をした場合に、演算機能指定レジスタ３を分割単位毎に持つことは、以上に示したようにそれほど問題ではないが、図２に示したフレームバッファをデータのビット単位に分割することには問題がある。図２のフレームバッファを使うためには、実際のメモリアクセスを行う前に、演算機能指定レジスタ３に演算機能データを書き込みマスク回路４に書き込みマスクデータを設定する必要がある。図２のフレームバッファでは、どちらのデータもデータ処理装置からのデータ信号Ｄ15〜Ｄ0を入力信号としているため、ビット単位に分割すると１ビットの信号となってしまうので、書き込みマスク回路４では問題がないが、演算機能指定レジスタ３では２種類の演算しか指定できなくなってしまう。このように、メモリのビット構成の違いで演算機能の数が変わることは問題である。本発明は、演算機能指定をデータバスで行うため、データのビット分割に依存することになり発生しているのに着目し、データバスと違いビット分割に依存しないアドレス信号を用いて指定するものである。
【００１０】次に、本発明の一実施例を説明する。
【００１１】図１は、実施例のフレームバッファ用メモリ回路の構成である。１は演算器、２はメモリ素子、３は演算機能指定レジスタ、４は書き込みマスク回路Ｄｊはグラフィック描画用データ処理装置のデータ信号１６ビットの中の１ビット信号、Ａ23〜Ａ1はデータ処理装置のアドレス信号、ＷＥはデータ処理装置のライト制御信号、ＦＳは演算機能指定レジスタ３及び書き込みマスク回路４に対するデータセット制御信号、ＤＯｊはメモリ素子２の読み出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗｊはメモリ素子２に対する書き込み制御信号である。
【００１２】図３は書き込みマスク回路の構成である。４１は書き込みマスクデータ格納レジスタ、４２はライト制御信号ＷＥを抑止するためのゲートである。
【００１３】図４は図１のメモリ回路によるフレームバッファの構成例である。図４では接続関係を明確にするため、４ビットの構成を示してある。
【００１４】図５はグラフィックディスプレイシステムに実施例のメモリ回路を適用した例である。６はデータ処理装置、７はセット信号ＦＳを発生するデコード回路である。
【００１５】以下、実施例のメモリ回路の動作を説明する。
【００１６】実施例では、メモリ回路５は８０００００Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨは１６進数であることを示しバイトを単位とする番地である。デコード回路７は９０００００Ｈ〜９０００１ＦＨ番地でセット信号ＦＳを出力する。演算器１の演算機能は図６に示す１６種である。データ処理装置６が例えば９０００１４Ｈ番地にＦＯＦＦＨを書き込むと、デコード回路７はセット信号ＦＳを出力し、演算機能指定レジスタ３にアドレス信号Ａ4〜Ａ1すなわち１０１０（Ｂはビットデータ）をセットする。この結果、演算器１は図６の演算機能表に示すように、論理和を演算機能として選択する。また書き込みマスク回路４では、書き込みマスクデータ格納レジスタ４１にデータ処理装置６からのデータ０Ｆ０ＦＦの１６ビットのデータの中の１ビットをセットする。セットされる１ビットは、メモリ素子のビット位置と同一の位置である。この結果、書き込みマスクデータとしてＦ０ＦＦＨがセットされたことになる。
【００１７】次にデータ処理装置６が８０００００Ｈ番地にＦ３ＦＦＨを書く場合について説明する。８０００００Ｈ番地には、０５１２Ｈが格納してあるとする。データ処理装置６のメモリアクセスタイミングを図７に示す。データ処理装置６のメモリ回路５に対するライトアクセスは、図７に示すようにリード・モディファイ・ライト動作となる。リード・モディファイ・ライトのリードのタイミングでＤＯバスには０５１２Ｈが読み出され、ＤバスにはＦ３ＦＦＨが入力されている。次のモディファイのタイミングで、演算器１はＤバスとＤＯバスのデータを演算し、ＤＩバスに演算結果を出力する。この場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨとなる。これは、前述した動作で演算器１は論理和を演算機能として選択しているためである。最後にリード・モディファイ・ライトのライトのタイミングでＤＩバスのデータＦ７ＦＦＨをライトするが前述のセット動作で、書き込みマスクデータはＦ０ＦＦＨがセットされており、図３に示すようにマスクデータが０のビットはゲート４２がＯＮとなり、１のビットはゲート４２がＯＦＦとなるため、Ｄ11〜Ｄ8の４ビットのみが実際のライト動作を実行し、残りの１２ビットではライト動作は起こらない。この結果、８０００００Ｈ番地のデータは０７１２Ｈになる。
【００１８】以上述べたように、本実施例ではアドレス信号の一部を制御信号として用いるため、データの分割方法によらず演算機能の指定が可能なリード・モディファイ・ライトを行うメモリ回路が実現することができる。実施例のメモリ回路で通常のメモリＩＣと異なるのは、演算機能及び書き込みマクスデータをセットするためのセット信号ＦＳのみであり、ＩＣのピンは１ピン増加するだけなので、この相異は図１の回路のままＩＣ化する上で問題にならない。例えば、６４Ｋ×１ビット構成のＤｙｎａｍｉｃ ＲＡＭでは１ピンは使用していないものもあるため、この空ピンにＦＳを使うことが可能である。
【００１９】また、このセット信号を通常のメモリアクセスと異なるタイミングシーケンスで実現してもよいことは明らかである。例えば図８に示すような、 Ｄｙｎａｍｉｃ ＲＡＭの通常シーケンスではでてこない。ＲＡＳ信号の立下がりとＷＥ信号でセット信号を作ることが可能である。
【００２０】なお、本実施例ではデータ幅を１６ビットとし、分割の単位を１ビットとしたが、どちらの値も本実施例で説明した値以外の値でもよいことは明らかである。
【００２１】また実施例では、演算機能の指定と書き込みマスクの指定を同時に行っているが、別々に指定するようにしてもよいことも明らかである。
【００２２】さらに、演算器の機能指定のデータ幅も４ビット以外でも良いことも明らかである。
【００２３】また、シフトレジスタを内蔵して、シリアル出力を持つ構成のメモリに対して、本実施例を適用してもよいことも明らかである。
【００２４】
【発明の効果】以上の説明から明らかなように本発明によれば、通常と異なる動作モ−ドの指定がメモリのデータビット幅に依存せずに行なえるため、多種類の設定が可能となり、メモリの応用範囲を拡大することができる。また、設定をタイミングの組合せで行なうことで、従来のメモリと同一の信号ピン配置で実現できるので、互換性を維持でき、大量生産による低価格化を図ることが容易となる。
【図面の簡単な説明】
【図１】実施例のメモリ回路を示すブロック図である。
【図２】従来例のフレームバッファ用メモリを示すブロック図である。
【図３】書き込みマスク回路を示す図である。
【図４】実施例のフレームバッファ構成を説明するための図である。
【図５】グラフィックディスプレイシステムの構成例を示すブロック図である。
【図６】演算機能を説明するための図である。
【図７】メモリアクセスタイミングを示すタイミングチャートである。
【図８】セット信号作成タイミングを示すタイミングチャートである。
【符号の説明】
１…演算器、
２…メモリ素子、
３…演算機能指定レジスタ、
４…書き込みマスク回路、
Ｄ15〜Ｄ0…入力データ、
Ａ23〜Ａ1…アドレス信号、
ＷＥ…書き込み制御信号、
ＦＳ…セット信号。
【特許請求の範囲】
１．データ入力端子、アドレス入力端子及び制御入力端子を持ち、該データ入力端子からデータ信号を、該アドレス入力端子からアドレス信号を、該制御入力端子から制御信号を入力する記憶回路において、通常の記憶動作モードと異なる動作モードを格納する動作モード格納手段を設け、該動作モード格納手段に対する格納指示は、通常の動作モードを指定する該制御信号の組み合わせと異なる組み合わせであり、該動作モード格納手段に設定した値が通常と異なる動作モードの時、設定後のアクセス動作が指定した異なる動作モードとする手段を有することを特徴とする記憶回路。
２．前記制御信号は、ライトイネーブルとロウアドレス選択信号とカラムアドレス選択信号を含み、前記通常の動作モード指定と異なる組み合わせは、ロウアドレス選択信号のＨレベルからＬレベルへの遷移時にライトイネーブル信号がＬレベルである組合せであることを特徴とする特許請求の範囲第１項記載の記憶回路。
３．前記動作モード格納手段は、前記設定データを前記アドレス入力端子から受け取ることを特徴とする特許請求の範囲第１項記載の記憶回路。
４．前記動作モード格納手段は、前記設定データを前記アドレス入力端子の下位のビットから受け取ることを特徴とする特許請求の範囲第３項記載の記憶回路。
５．前記アドレス入力端子から入力する善意アドレス信号は、ロウアドレス信号とカラムアドレス信号を含むことを特徴とする特許請求の範囲第１項記載の記憶回路。
６．データ入力端子、アドレス入力端子及び制御入力端子を持ち、該データ入力端子からデータ信号を、該アドレス入力端子からアドレス信号を、該制御入力端子から制御信号を入力する記憶回路の動作モード設定方法において、（ａ）ライトイネーブル信号をイネーブルにし、（ｂ）前記シーケンス（ａ）の後、ロウアドレス選択信号を入力し、（ｃ）該入力に応答して、当該記憶回路を通常の動作モードからそれとは異なる動作モードに設定し、（ｄ）該通常の動作と異なる動作モードのアクセスを１回または複数回行うことを特徴とする記憶回路の動作モード設定方法。
７．前記異なる動作モードの設定は、前記アドレス入力端子を通して行われることを特徴とする特許請求の範囲第６項記載の記憶回路の動作モード設定方法。
１．データ入力端子、アドレス入力端子及び制御入力端子を持ち、該データ入力端子からデータ信号を、該アドレス入力端子からアドレス信号を、該制御入力端子から制御信号を入力する記憶回路において、通常の記憶動作モードと異なる動作モードを格納する動作モード格納手段を設け、該動作モード格納手段に対する格納指示は、通常の動作モードを指定する該制御信号の組み合わせと異なる組み合わせであり、該動作モード格納手段に設定した値が通常と異なる動作モードの時、設定後のアクセス動作が指定した異なる動作モードとする手段を有することを特徴とする記憶回路。
２．前記制御信号は、ライトイネーブルとロウアドレス選択信号とカラムアドレス選択信号を含み、前記通常の動作モード指定と異なる組み合わせは、ロウアドレス選択信号のＨレベルからＬレベルへの遷移時にライトイネーブル信号がＬレベルである組合せであることを特徴とする特許請求の範囲第１項記載の記憶回路。
３．前記動作モード格納手段は、前記設定データを前記アドレス入力端子から受け取ることを特徴とする特許請求の範囲第１項記載の記憶回路。
４．前記動作モード格納手段は、前記設定データを前記アドレス入力端子の下位のビットから受け取ることを特徴とする特許請求の範囲第３項記載の記憶回路。
５．前記アドレス入力端子から入力する善意アドレス信号は、ロウアドレス信号とカラムアドレス信号を含むことを特徴とする特許請求の範囲第１項記載の記憶回路。
６．データ入力端子、アドレス入力端子及び制御入力端子を持ち、該データ入力端子からデータ信号を、該アドレス入力端子からアドレス信号を、該制御入力端子から制御信号を入力する記憶回路の動作モード設定方法において、（ａ）ライトイネーブル信号をイネーブルにし、（ｂ）前記シーケンス（ａ）の後、ロウアドレス選択信号を入力し、（ｃ）該入力に応答して、当該記憶回路を通常の動作モードからそれとは異なる動作モードに設定し、（ｄ）該通常の動作と異なる動作モードのアクセスを１回または複数回行うことを特徴とする記憶回路の動作モード設定方法。
７．前記異なる動作モードの設定は、前記アドレス入力端子を通して行われることを特徴とする特許請求の範囲第６項記載の記憶回路の動作モード設定方法。
【図８】
【図１】
【図３】
【図４】
【図２】
【図６】
【図５】
【図７】
【図１】
【図３】
【図４】
【図２】
【図６】
【図５】
【図７】
【公開番号】特開平５−２１６７４１
【公開日】平成５年（１９９３）８月２７日
【国際特許分類】
【出願番号】特願平４−１２７１３２
【分割の表示】特願昭６０−１０５８４５の分割
【出願日】昭和６０年（１９８５）５月２０日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【公開日】平成５年（１９９３）８月２７日
【国際特許分類】
【分割の表示】特願昭６０−１０５８４５の分割
【出願日】昭和６０年（１９８５）５月２０日
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
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