電圧オンリセット回路
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電圧オンリセット信号を発生する回路に係り、特にＣＭＯＳ集積回路に使うための電圧オンリセット回路に関する。
【０００２】
【従来の技術】一般的に、電圧オンリセット回路は、電圧が回路に印加される時、回路の各構成部分であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を提供する。そのリセット信号は、回路の前記各構成部分を安定化させるに十分な時間の間第１定電圧を保持し、所定時間経過後は、電圧が回路に印加される限り、第２定電圧（通常は、第１定電圧の反転電圧である動作状態電圧）を保持する。
【０００３】電圧オンリセット回路は、常態の電力消耗、チップのレイアウト、製造費用上の問題及びリセット信号の安定性を鑑みて設計されるべきである。即ち、電圧オンリセット回路の設計においては、常態の電力消耗を最小限に抑えるべきである。またチップのレイアウトを経済性を考慮した場合には、コンデンサや抵抗のように比較的大面積を占める受動素子、及び製造工程が追加される空乏トランジスタなどの使用を排除すべきである。
【０００４】また、安定したリセット信号を提供するためには、リセット信号は、十分な期間の間第１定電圧を保持するように、遅延される必要がある。さらに、連続する供給電圧の高速スイッチング（オン／オフ）時に発生しうるリセット回路の誤動作によるリセット信号の歪みを防ぐために、放電回路が用いられる。
【０００５】一般に、電圧オンリセット回路においては、抵抗器または空乏トランジスタを用いて、回路の内部ノ−ドに安定的に放電させるようにしている。しかし、抵抗器を用いて回路の放電経路を構成する場合には、数ＭΩの大きい抵抗器が必要となり、かかる抵抗器はチップのレイアウト時大面積を占めることになる。他方、空乏トランジスタを用いる場合には、チップの製造時に別の製造工程が追加されるという問題点を有している。
【０００６】これに対して、電圧オンリセット回路において、放電経路を単純にダイオ−ドを用いて構成した場合、電圧がオフされるても、電圧は瞬間的には接地電圧まで放電されず、ダイオ−ドの接合漏れ電流のために、数ｍ秒の遅延が生じる。従って、例えば供給電圧が高速にオン／オフされる時には、リセット回路の誤動作を引き起こす。
【０００７】上記のような回路については、例えばジョーン・マホニー（Ｊｏｎｅ Ｍａｈｏｎｅｙ）らによる１９８８年５月２４日付けの米国特許第４７４６８２２号に開示されている。
【０００８】図１には、コンデンサ及び寄生ダイオ−ドを用いて電圧オンリセット信号を発生する従来の電圧オンリセット回路が示されている。図示のように、回路は、遅延手段１と、放電手段２と、初期化バッファ手段５とから主に構成されている。遅延手段１においては、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が直列に接続されており、さらにコンデンサが接続されて、初期電源供給時に電圧オンリセット信号を遅延させることができる。また放電手段２は、放電経路として寄生ダイオ−ドＤ１を備えるものである。また初期化バッファ手段５は、電圧オンリセット信号（ＰＯＲ）を発生するものである。
【０００９】図１の従来の回路の動作を説明すれば、供給電圧ＶDDが印加される初期状態では、ＶDD電圧が０Ｖなので、ノ−ドＡの電圧は０Ｖ（ロ−論理値）であり、トランジスタＮ２はオフ状態となる。供給電圧ＶDDが増加するに従って、ノ−ドＢの電圧は供給電圧ＶDDによって増加する。供給電圧がトランジスタＮ３のしきい値電圧より大きくなると、トランジスタＮ３がオンとなり、ノ−ドＣのリセット信号がロ−論理値（０Ｖ）となる。そして、このリセット信号に応じて集積回路の他の回路を初期化させる。
【００１０】供給電圧が遅延手段１のトランジスタＮ１とトランジスタＰ１のしきい値電圧の和より大きくなれば、トランジスタＮ１とトランジスタＰ１がオンされる。トランジスタＮ１、Ｐ１がオンされた時点で、Ｐ１トランジスタのオン抵抗（電圧降下）とコンデンサＣ１によりＲＣ時定数が生じ、ノードＡとノードＣのリセット信号がハイ論理値に転じる前に十分な時間を確保できるので、残りの回路を正常動作させる。供給電圧がオフされると、ノードＡの電圧は放電手段２の寄生ダイオ−ドＤ１とトランジスタＮ４を介して放電される。
【００１１】
【発明が解決しようとする課題】上記のような従来の電圧オンリセット回路では、放電時に、ノ−ドＡの電圧はトランジスタＮ４のしきい値に応じて、寄生ダイオ−ドＤ２の接合漏れ電流により接地電圧まで放電される。しかし、供給電圧のオン／オフ、即ちスイッチング時間が高速である場合（数十μｓ）、寄生ダイオ−ドＤ２の接合漏れ電流によってはノ−ドＡの電圧を接地電圧まで十分に放電させることができないことがある。その場合には、電圧オンリセット回路は誤動作して所望のリセット信号が得られない。
【００１２】図２は、供給電圧の高速スイッチング時、従来の電圧オンリセット回路のリセット信号の波形図を示している。初期の電圧オン／オフ時は、リセット回路が正常動作を行って所望のリセット信号を出力する。しかし、その後、放電経路は、寄生ダイオードＤ２の不確実な放電機構のために正常に動作せず、リセット信号は、供給電圧と同様のパターン波形で揺れてしまう。
【００１３】上述のように、従来の電圧オンリセット回路においては、ノ−ドＡの電圧を放電するために抵抗器を用いることもあるが、待機電流を小さくするためには数ＭΩの抵抗が必要である。かかる抵抗器はチップのレイアウト面積のうちのかなり部分を占めることになり、レイアウトの効用性を低下させる。
【００１４】本発明は、上述した従来の技術の問題点を解決するために案出されたものであり、受動素子や空乏トランジスタの代わりに通常のＣＭＯＳ−ＩＣ技術により製造可能であり、供給電圧の高速スイッチング（オン／オフ）時にもリセット回路の誤動作が生じない電圧オンリセット回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するために，第１供給電圧（ＶDD）の電圧レベルに応じて出力される電圧オンリセット信号（ＰＯＲ）のオン／オフの切り替えタイミングを制御するための第１の中間信号を出力する放電手段（１０）を備えた電圧オンリセット回路が提供される。そして，この電圧オンリセット回路における前記放電手段（１０）は，前記第１の中間信号が出力されるノード（Ａ）に接続されたソースと，接地されたドレーンと，前記第１供給電圧（ＶDD）がオフするタイミングで前記接地電圧よりも低い半導体基板のバルク電圧が印加電圧（ＶBB）として印加されるゲートとを有するＰチャネル形トランジスタ（Ｐ２）を備えたことを特徴としている。そして，電圧オンリセット回路は，前記第１の中間信号が所定の選択電圧以上のときに，前記第１の中間信号に応じた第２の中間信号を出力する遅延手段（４０）を備えることが好ましく，さらに，前記第２の中間信号に基づいて前記電圧オンリセット信号（ＰＯＲ）を出力するバッファ手段（８０）を備えることが好ましい。
【００１６】
【作用】本発明によれば、第１供給電圧がオフの時に第１中間信号が短時間で基準電圧まで放電されるので、供給電圧が高速でオン／オフスイッチングされる場合であっても、誤動作の生じない安定した電圧オンリセット信号を発生することができる。また遅延手段、バッファ手段により、電圧オンリセット信号が第１定電圧に保持される時間を調整し、チップ内の他の回路を初期化するに十分な時間を確保できる。
【００１７】
【実施例】以下、添付した図面に基づき本発明をさらに詳しく説明する。図３は本発明の具体的な実施例の図面であって、電圧オンリセット回路１００は、供給電圧ＶDDの高速のオン／オフスイッチングにも安定したリセット信号を発生する回路であって、放電手段１０、第１インバ−タ手段２０と初期化手段３０とから構成された遅延手段４０、第２インバ−タ手段５０、第３インバ−タ手段６０と第４インバ−タ手段７０とから構成されたバッファ手段８０とから構成されている。
【００１８】放電手段１０は、三つのＰ型トランジスタＰ１、Ｐ２、Ｐ３と一つのＮ型トランジスタＮ１とから構成されている。トランジスタＰ１のソ−ス及びトランジスタＰ３のソ−スとゲ−トは供給電圧ＶDD、トランジスタＰ２のドレ−ン及びトランジスタＮ１のソ−スとゲ−トは接地電圧ＶSSに接続されている。放電手段１０の出力であるノ−ドＡはトランジスタＰ１のゲ−トとドレ−ン、トランジスタＰ２のソ−ス、トランジスタＰ３のド−レン、トランジスタＮ１のドレ−ンと第１インバ−タ２０の入力端に共通に接続されている。トランジスタＰ２のゲ−トは、接地電圧ＶSSより低い第１印加電圧ＶBBに接続されている。
【００１９】第１インバ−タ２０は、Ｐ型トランジスタＰ４、Ｎ型トランジスタンＮ２とから構成されている。トランジスタＰ４のソ−スは供給電圧ＶDD、トランジスタＮ２のソ−スは接地電圧ＶSSに接続されている。トランジスタＰ４、Ｎ２のゲ−トは、放電手段１０の出力であるノ−ドＡに接続されている。トランジスタＰ４、Ｎ２のドレ−ンは、第２インバ−タ５０の入力端と共通に接続されるノ−ドＢに接続されている。
【００２０】初期化手段３０は、Ｐ型トランジスタＰ５、Ｎ型トランジスタＮ３より構成されている。トランジスタＰ５のソ−スは供給電圧ＶDDに接続されている。トランジスタＰ５のゲ−ト及びトランジスタＮ３のゲ−トとソ−スは接地電圧ＶSSに接続されている。トランジスタＰ５、Ｎ３のドレ−ンはそれぞれノ−ドＢに接続されている。
【００２１】第２インバ−タ５０は、Ｐ型トランジスタＰ６及びＮ型トランジスタＮ４より構成されている。トランジスタＰ６のソ−スは供給電圧ＶDD、トランジスタＮ４のソ−スは接地電圧ＶSSに接続されている。トランジスタＰ６、Ｎ４のゲ−トはそれぞれノ−ドＢに、ドレ−ンはそれぞれ第３インバ−タ６０の入力端であるノ−ドＣに接続されている。
【００２２】第３インバ−タ６０は、Ｐ型トランジスタＰ７及びＮ型トランジスタＮ５より構成されている。トランジスタＰ７のソ−スは供給電圧ＶDD、トランジスタＮ５のソ−スは接地電圧ＶSSに接続されている。トランジスタＰ７、Ｎ５のゲ−トはそれぞれノ−ドＣに、ドレ−ンは第４インバ−タ７０の入力端であるノ−ドＤにそれぞれ接続されている。
【００２３】第４インバータ７０はＰ型トランジスタＰ８及びＮ型トランジスタＮ６より構成されている。トランジスタＰ８のソースは供給電圧ＶDD，トランジスタＮ６のソースは接地電圧ＶSSに接続されている。トランジスタＰ８，Ｎ６のゲートはそれぞれノードＤに，ドレーンはそれぞれ電圧オンリセット信号を出力する出力端子ＰＯＲに接続されている。
【００２４】次に、図３に示すように構成された本発明の一実施例の電圧オンリセット回路の動作を説明する。まず、初期条件として、ＶDDは接地電圧とされ、ノ−ドＡの第１中間信号、ノ−ドＢの第２中間信号、出力ＰＯＲは、全て０Ｖとされ、全てのトランジスタはオフとされる。
【００２５】次いで、供給電圧であるＶDDがＰ型トランジスタのしきい値電圧ＶTP以上に上昇するが、Ｐ型とＮ型トランジスタのしきい値電圧を合算した電圧ＶTP＋ＶTN以下である場合に、トランジスタＰ１、Ｐ５はオンとなる。その結果、ノ−ドＡの第１中間信号はＶDD−ＶTPとなり、第１インバ−タ２０のトランジスタＮ２がオフとなる。そして、遅延手段４０プルアップトランジスタＰ５のオンにより、ノ−ドＢの第２中間信号は供給電圧ＶDDとなる。ノ−ドＢは第２インバ−タ５０のゲ−トに接続されているので、第２インバ−タ５０のトランジスタＮ４がオンとなり、ノ−ドＣがロ−論理値を有することになる。ノ−ドＣはバッファ回路８０の入力端に接続されているので、ノードＣのロー論理値により、バッファ回路８０の出力信号であるＰＯＲはロ−論理値を有することになり、その結果、安定した電圧オンリセット信号を発生する。
【００２６】その後、供給電圧がＰ型とＮ型トランジスタのしきい値電圧を合算した電圧ＶTP＋ＶTN以上に上昇すると、ノ−ドＡの第１中間信号の電圧はＶDD−ＶＴＰとなり、トランジスタＮ２のしきい値電圧以上となるので、トランジスタＮ２はオンとなる。さらに、遅延手段４０は、トランジスタＰ５とＮ２の「オン」抵抗比により、ノードＢの第２中間信号の電圧及び出力ＰＯＲの論理値を調整し、所望の時点でＰＯＲをハイ論理値にする。この結果、出力ＰＯＲは十分な時間の間ロー論理値に保持されるので、チップ内の不図示の他の回路は正常動作できるよう初期化される。なお、第２インバ−タ５０及びバッファ回路８０を構成するトランジスタのゲ−トの寸法を調整して、出力ＰＯＲの信号をさらに遅延させるように調整することも可能である。
【００２７】供給電圧がオフとなると、電圧オンリセット回路の各構成要素は初期状態に戻される。特に、ノ−ドＡの電圧ＶDD−ＶTPは、放電手段１０により、トランジスタＰ２、Ｐ３、Ｎ１を介して、放電される。この際、ノードＡの電圧は、トランジスタＰ３を介して、トランジスタＰ３のしきい値電圧であるＶTPまで放電される。その後、ノードＡの電圧は、トランジスタＰ２を介して接地電圧ＶSSまで放電される。トランジスタＰ２のゲ−トには接地電圧より低い第１印加電圧ＶBBが印加されるので、トランジスタＰ２は常時オンとなる。なお、トランジスタのゲ−トの長さを長くして、待機電流を減じるように構成することもできる。
【００２８】メモリ回路の場合、トランジスタＰ２のゲ−トに印加する第１印加電圧ＶBBの一実施例として基板電圧であるバルク電圧を使うことができる。前記バルク電圧は約−１．５Ｖであって、電圧オフの間にバルクとウェルとの間に発生する大きい寄生容量により、数ｍｓの間、その電位を保持するので、ノードＡの電圧はトランジスタＰ２を介して放電される。
【００２９】もし、前述したように接地電圧まで放電させ得るトランジスタＰ２がなければ、ノ−ドＡの電圧は、図１に示すトランジスタＮ１または寄生ダイオ−ドＤ２の接合漏れ電流により、数百ｍｓ後に接地電圧まで放電される。しかし、電圧オン／オフのスイッチング時間が高速である場合、ノ−ドＡの電圧を接地電圧まで放電させるための寄生ダイオ−ドＤ２の放電時間が十分でないので、放電は不完全となる（すなわち、接地電圧ＶSSまで放電されない）。さらに、初期に電圧がオンされた場合に、トランジスタＰ３にはしきい値電圧ＶTPが存在するので、トランジスタＮ２がオンとなり、出力信号ＰＯＲ供給電圧ＶDDと同様の波形を有することとなる。その結果、従来の電圧オンリセット回路と同様に、他の回路を適正に初期化させる電圧オンリセット信号を発生できない。
【００３０】図４は本発明の電圧オンリセット回路による電圧オンリセット信号の出力波形図である。図示のように、供給電圧が高速でオフスイッチングされる場合も、トランジスタＰ２によりノ−ドＡの電圧が短時間で接地電圧ＶSSにまで放電されるので、次の電圧オンの際に、安定したリセット信号ＰＲＯが発生される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、第１供給電圧がオフの時に第１中間信号が短時間で基準電圧まで放電されるので、供給電圧が高速でオン／オフスイッチングされる場合であっても、誤動作の生じない安定した電圧オンリセット信号を発生することができる。また遅延手段、バッファ手段により、電圧オンリセット信号が第１定電圧に保持される時間を調整できるので、チップ内の他の回路を初期化するに十分な時間を確保できる。
【図面の簡単な説明】
【図１】コンデンサを用いた電圧オンリセット信号を発生する従来の回路図である。
【図２】供給電圧の高速スイッチング時の従来の電圧オンリセット信号を波形図である。
【図３】本発明により電圧オンリセット信号を発生する実施例の構成図である。
【図４】供給電圧の高速スイッチング時の本発明の電圧オンリセット信号の波形図である。
【符号の説明】
１０ 放電手段
２０ 第１インバータ手段
３０ 初期化手段
４０ 遅延手段
５０ 第２インバータ手段
６０ 第３インバータ手段
７０ 第４インバータ手段
８０ バッファ手段
１００ 電圧オンリセット回路
【０００１】
【産業上の利用分野】本発明は電圧オンリセット信号を発生する回路に係り、特にＣＭＯＳ集積回路に使うための電圧オンリセット回路に関する。
【０００２】
【従来の技術】一般的に、電圧オンリセット回路は、電圧が回路に印加される時、回路の各構成部分であるフリップフロップ、ラッチ、カウンタ、レジスタなどを初期化するためのリセット信号を提供する。そのリセット信号は、回路の前記各構成部分を安定化させるに十分な時間の間第１定電圧を保持し、所定時間経過後は、電圧が回路に印加される限り、第２定電圧（通常は、第１定電圧の反転電圧である動作状態電圧）を保持する。
【０００３】電圧オンリセット回路は、常態の電力消耗、チップのレイアウト、製造費用上の問題及びリセット信号の安定性を鑑みて設計されるべきである。即ち、電圧オンリセット回路の設計においては、常態の電力消耗を最小限に抑えるべきである。またチップのレイアウトを経済性を考慮した場合には、コンデンサや抵抗のように比較的大面積を占める受動素子、及び製造工程が追加される空乏トランジスタなどの使用を排除すべきである。
【０００４】また、安定したリセット信号を提供するためには、リセット信号は、十分な期間の間第１定電圧を保持するように、遅延される必要がある。さらに、連続する供給電圧の高速スイッチング（オン／オフ）時に発生しうるリセット回路の誤動作によるリセット信号の歪みを防ぐために、放電回路が用いられる。
【０００５】一般に、電圧オンリセット回路においては、抵抗器または空乏トランジスタを用いて、回路の内部ノ−ドに安定的に放電させるようにしている。しかし、抵抗器を用いて回路の放電経路を構成する場合には、数ＭΩの大きい抵抗器が必要となり、かかる抵抗器はチップのレイアウト時大面積を占めることになる。他方、空乏トランジスタを用いる場合には、チップの製造時に別の製造工程が追加されるという問題点を有している。
【０００６】これに対して、電圧オンリセット回路において、放電経路を単純にダイオ−ドを用いて構成した場合、電圧がオフされるても、電圧は瞬間的には接地電圧まで放電されず、ダイオ−ドの接合漏れ電流のために、数ｍ秒の遅延が生じる。従って、例えば供給電圧が高速にオン／オフされる時には、リセット回路の誤動作を引き起こす。
【０００７】上記のような回路については、例えばジョーン・マホニー（Ｊｏｎｅ Ｍａｈｏｎｅｙ）らによる１９８８年５月２４日付けの米国特許第４７４６８２２号に開示されている。
【０００８】図１には、コンデンサ及び寄生ダイオ−ドを用いて電圧オンリセット信号を発生する従来の電圧オンリセット回路が示されている。図示のように、回路は、遅延手段１と、放電手段２と、初期化バッファ手段５とから主に構成されている。遅延手段１においては、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が直列に接続されており、さらにコンデンサが接続されて、初期電源供給時に電圧オンリセット信号を遅延させることができる。また放電手段２は、放電経路として寄生ダイオ−ドＤ１を備えるものである。また初期化バッファ手段５は、電圧オンリセット信号（ＰＯＲ）を発生するものである。
【０００９】図１の従来の回路の動作を説明すれば、供給電圧ＶDDが印加される初期状態では、ＶDD電圧が０Ｖなので、ノ−ドＡの電圧は０Ｖ（ロ−論理値）であり、トランジスタＮ２はオフ状態となる。供給電圧ＶDDが増加するに従って、ノ−ドＢの電圧は供給電圧ＶDDによって増加する。供給電圧がトランジスタＮ３のしきい値電圧より大きくなると、トランジスタＮ３がオンとなり、ノ−ドＣのリセット信号がロ−論理値（０Ｖ）となる。そして、このリセット信号に応じて集積回路の他の回路を初期化させる。
【００１０】供給電圧が遅延手段１のトランジスタＮ１とトランジスタＰ１のしきい値電圧の和より大きくなれば、トランジスタＮ１とトランジスタＰ１がオンされる。トランジスタＮ１、Ｐ１がオンされた時点で、Ｐ１トランジスタのオン抵抗（電圧降下）とコンデンサＣ１によりＲＣ時定数が生じ、ノードＡとノードＣのリセット信号がハイ論理値に転じる前に十分な時間を確保できるので、残りの回路を正常動作させる。供給電圧がオフされると、ノードＡの電圧は放電手段２の寄生ダイオ−ドＤ１とトランジスタＮ４を介して放電される。
【００１１】
【発明が解決しようとする課題】上記のような従来の電圧オンリセット回路では、放電時に、ノ−ドＡの電圧はトランジスタＮ４のしきい値に応じて、寄生ダイオ−ドＤ２の接合漏れ電流により接地電圧まで放電される。しかし、供給電圧のオン／オフ、即ちスイッチング時間が高速である場合（数十μｓ）、寄生ダイオ−ドＤ２の接合漏れ電流によってはノ−ドＡの電圧を接地電圧まで十分に放電させることができないことがある。その場合には、電圧オンリセット回路は誤動作して所望のリセット信号が得られない。
【００１２】図２は、供給電圧の高速スイッチング時、従来の電圧オンリセット回路のリセット信号の波形図を示している。初期の電圧オン／オフ時は、リセット回路が正常動作を行って所望のリセット信号を出力する。しかし、その後、放電経路は、寄生ダイオードＤ２の不確実な放電機構のために正常に動作せず、リセット信号は、供給電圧と同様のパターン波形で揺れてしまう。
【００１３】上述のように、従来の電圧オンリセット回路においては、ノ−ドＡの電圧を放電するために抵抗器を用いることもあるが、待機電流を小さくするためには数ＭΩの抵抗が必要である。かかる抵抗器はチップのレイアウト面積のうちのかなり部分を占めることになり、レイアウトの効用性を低下させる。
【００１４】本発明は、上述した従来の技術の問題点を解決するために案出されたものであり、受動素子や空乏トランジスタの代わりに通常のＣＭＯＳ−ＩＣ技術により製造可能であり、供給電圧の高速スイッチング（オン／オフ）時にもリセット回路の誤動作が生じない電圧オンリセット回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記課題を解決するために，第１供給電圧（ＶDD）の電圧レベルに応じて出力される電圧オンリセット信号（ＰＯＲ）のオン／オフの切り替えタイミングを制御するための第１の中間信号を出力する放電手段（１０）を備えた電圧オンリセット回路が提供される。そして，この電圧オンリセット回路における前記放電手段（１０）は，前記第１の中間信号が出力されるノード（Ａ）に接続されたソースと，接地されたドレーンと，前記第１供給電圧（ＶDD）がオフするタイミングで前記接地電圧よりも低い半導体基板のバルク電圧が印加電圧（ＶBB）として印加されるゲートとを有するＰチャネル形トランジスタ（Ｐ２）を備えたことを特徴としている。そして，電圧オンリセット回路は，前記第１の中間信号が所定の選択電圧以上のときに，前記第１の中間信号に応じた第２の中間信号を出力する遅延手段（４０）を備えることが好ましく，さらに，前記第２の中間信号に基づいて前記電圧オンリセット信号（ＰＯＲ）を出力するバッファ手段（８０）を備えることが好ましい。
【００１６】
【作用】本発明によれば、第１供給電圧がオフの時に第１中間信号が短時間で基準電圧まで放電されるので、供給電圧が高速でオン／オフスイッチングされる場合であっても、誤動作の生じない安定した電圧オンリセット信号を発生することができる。また遅延手段、バッファ手段により、電圧オンリセット信号が第１定電圧に保持される時間を調整し、チップ内の他の回路を初期化するに十分な時間を確保できる。
【００１７】
【実施例】以下、添付した図面に基づき本発明をさらに詳しく説明する。図３は本発明の具体的な実施例の図面であって、電圧オンリセット回路１００は、供給電圧ＶDDの高速のオン／オフスイッチングにも安定したリセット信号を発生する回路であって、放電手段１０、第１インバ−タ手段２０と初期化手段３０とから構成された遅延手段４０、第２インバ−タ手段５０、第３インバ−タ手段６０と第４インバ−タ手段７０とから構成されたバッファ手段８０とから構成されている。
【００１８】放電手段１０は、三つのＰ型トランジスタＰ１、Ｐ２、Ｐ３と一つのＮ型トランジスタＮ１とから構成されている。トランジスタＰ１のソ−ス及びトランジスタＰ３のソ−スとゲ−トは供給電圧ＶDD、トランジスタＰ２のドレ−ン及びトランジスタＮ１のソ−スとゲ−トは接地電圧ＶSSに接続されている。放電手段１０の出力であるノ−ドＡはトランジスタＰ１のゲ−トとドレ−ン、トランジスタＰ２のソ−ス、トランジスタＰ３のド−レン、トランジスタＮ１のドレ−ンと第１インバ−タ２０の入力端に共通に接続されている。トランジスタＰ２のゲ−トは、接地電圧ＶSSより低い第１印加電圧ＶBBに接続されている。
【００１９】第１インバ−タ２０は、Ｐ型トランジスタＰ４、Ｎ型トランジスタンＮ２とから構成されている。トランジスタＰ４のソ−スは供給電圧ＶDD、トランジスタＮ２のソ−スは接地電圧ＶSSに接続されている。トランジスタＰ４、Ｎ２のゲ−トは、放電手段１０の出力であるノ−ドＡに接続されている。トランジスタＰ４、Ｎ２のドレ−ンは、第２インバ−タ５０の入力端と共通に接続されるノ−ドＢに接続されている。
【００２０】初期化手段３０は、Ｐ型トランジスタＰ５、Ｎ型トランジスタＮ３より構成されている。トランジスタＰ５のソ−スは供給電圧ＶDDに接続されている。トランジスタＰ５のゲ−ト及びトランジスタＮ３のゲ−トとソ−スは接地電圧ＶSSに接続されている。トランジスタＰ５、Ｎ３のドレ−ンはそれぞれノ−ドＢに接続されている。
【００２１】第２インバ−タ５０は、Ｐ型トランジスタＰ６及びＮ型トランジスタＮ４より構成されている。トランジスタＰ６のソ−スは供給電圧ＶDD、トランジスタＮ４のソ−スは接地電圧ＶSSに接続されている。トランジスタＰ６、Ｎ４のゲ−トはそれぞれノ−ドＢに、ドレ−ンはそれぞれ第３インバ−タ６０の入力端であるノ−ドＣに接続されている。
【００２２】第３インバ−タ６０は、Ｐ型トランジスタＰ７及びＮ型トランジスタＮ５より構成されている。トランジスタＰ７のソ−スは供給電圧ＶDD、トランジスタＮ５のソ−スは接地電圧ＶSSに接続されている。トランジスタＰ７、Ｎ５のゲ−トはそれぞれノ−ドＣに、ドレ−ンは第４インバ−タ７０の入力端であるノ−ドＤにそれぞれ接続されている。
【００２３】第４インバータ７０はＰ型トランジスタＰ８及びＮ型トランジスタＮ６より構成されている。トランジスタＰ８のソースは供給電圧ＶDD，トランジスタＮ６のソースは接地電圧ＶSSに接続されている。トランジスタＰ８，Ｎ６のゲートはそれぞれノードＤに，ドレーンはそれぞれ電圧オンリセット信号を出力する出力端子ＰＯＲに接続されている。
【００２４】次に、図３に示すように構成された本発明の一実施例の電圧オンリセット回路の動作を説明する。まず、初期条件として、ＶDDは接地電圧とされ、ノ−ドＡの第１中間信号、ノ−ドＢの第２中間信号、出力ＰＯＲは、全て０Ｖとされ、全てのトランジスタはオフとされる。
【００２５】次いで、供給電圧であるＶDDがＰ型トランジスタのしきい値電圧ＶTP以上に上昇するが、Ｐ型とＮ型トランジスタのしきい値電圧を合算した電圧ＶTP＋ＶTN以下である場合に、トランジスタＰ１、Ｐ５はオンとなる。その結果、ノ−ドＡの第１中間信号はＶDD−ＶTPとなり、第１インバ−タ２０のトランジスタＮ２がオフとなる。そして、遅延手段４０プルアップトランジスタＰ５のオンにより、ノ−ドＢの第２中間信号は供給電圧ＶDDとなる。ノ−ドＢは第２インバ−タ５０のゲ−トに接続されているので、第２インバ−タ５０のトランジスタＮ４がオンとなり、ノ−ドＣがロ−論理値を有することになる。ノ−ドＣはバッファ回路８０の入力端に接続されているので、ノードＣのロー論理値により、バッファ回路８０の出力信号であるＰＯＲはロ−論理値を有することになり、その結果、安定した電圧オンリセット信号を発生する。
【００２６】その後、供給電圧がＰ型とＮ型トランジスタのしきい値電圧を合算した電圧ＶTP＋ＶTN以上に上昇すると、ノ−ドＡの第１中間信号の電圧はＶDD−ＶＴＰとなり、トランジスタＮ２のしきい値電圧以上となるので、トランジスタＮ２はオンとなる。さらに、遅延手段４０は、トランジスタＰ５とＮ２の「オン」抵抗比により、ノードＢの第２中間信号の電圧及び出力ＰＯＲの論理値を調整し、所望の時点でＰＯＲをハイ論理値にする。この結果、出力ＰＯＲは十分な時間の間ロー論理値に保持されるので、チップ内の不図示の他の回路は正常動作できるよう初期化される。なお、第２インバ−タ５０及びバッファ回路８０を構成するトランジスタのゲ−トの寸法を調整して、出力ＰＯＲの信号をさらに遅延させるように調整することも可能である。
【００２７】供給電圧がオフとなると、電圧オンリセット回路の各構成要素は初期状態に戻される。特に、ノ−ドＡの電圧ＶDD−ＶTPは、放電手段１０により、トランジスタＰ２、Ｐ３、Ｎ１を介して、放電される。この際、ノードＡの電圧は、トランジスタＰ３を介して、トランジスタＰ３のしきい値電圧であるＶTPまで放電される。その後、ノードＡの電圧は、トランジスタＰ２を介して接地電圧ＶSSまで放電される。トランジスタＰ２のゲ−トには接地電圧より低い第１印加電圧ＶBBが印加されるので、トランジスタＰ２は常時オンとなる。なお、トランジスタのゲ−トの長さを長くして、待機電流を減じるように構成することもできる。
【００２８】メモリ回路の場合、トランジスタＰ２のゲ−トに印加する第１印加電圧ＶBBの一実施例として基板電圧であるバルク電圧を使うことができる。前記バルク電圧は約−１．５Ｖであって、電圧オフの間にバルクとウェルとの間に発生する大きい寄生容量により、数ｍｓの間、その電位を保持するので、ノードＡの電圧はトランジスタＰ２を介して放電される。
【００２９】もし、前述したように接地電圧まで放電させ得るトランジスタＰ２がなければ、ノ−ドＡの電圧は、図１に示すトランジスタＮ１または寄生ダイオ−ドＤ２の接合漏れ電流により、数百ｍｓ後に接地電圧まで放電される。しかし、電圧オン／オフのスイッチング時間が高速である場合、ノ−ドＡの電圧を接地電圧まで放電させるための寄生ダイオ−ドＤ２の放電時間が十分でないので、放電は不完全となる（すなわち、接地電圧ＶSSまで放電されない）。さらに、初期に電圧がオンされた場合に、トランジスタＰ３にはしきい値電圧ＶTPが存在するので、トランジスタＮ２がオンとなり、出力信号ＰＯＲ供給電圧ＶDDと同様の波形を有することとなる。その結果、従来の電圧オンリセット回路と同様に、他の回路を適正に初期化させる電圧オンリセット信号を発生できない。
【００３０】図４は本発明の電圧オンリセット回路による電圧オンリセット信号の出力波形図である。図示のように、供給電圧が高速でオフスイッチングされる場合も、トランジスタＰ２によりノ−ドＡの電圧が短時間で接地電圧ＶSSにまで放電されるので、次の電圧オンの際に、安定したリセット信号ＰＲＯが発生される。
【００３１】
【発明の効果】以上説明したように、本発明によれば、第１供給電圧がオフの時に第１中間信号が短時間で基準電圧まで放電されるので、供給電圧が高速でオン／オフスイッチングされる場合であっても、誤動作の生じない安定した電圧オンリセット信号を発生することができる。また遅延手段、バッファ手段により、電圧オンリセット信号が第１定電圧に保持される時間を調整できるので、チップ内の他の回路を初期化するに十分な時間を確保できる。
【図面の簡単な説明】
【図１】コンデンサを用いた電圧オンリセット信号を発生する従来の回路図である。
【図２】供給電圧の高速スイッチング時の従来の電圧オンリセット信号を波形図である。
【図３】本発明により電圧オンリセット信号を発生する実施例の構成図である。
【図４】供給電圧の高速スイッチング時の本発明の電圧オンリセット信号の波形図である。
【符号の説明】
１０ 放電手段
２０ 第１インバータ手段
３０ 初期化手段
４０ 遅延手段
５０ 第２インバータ手段
６０ 第３インバータ手段
７０ 第４インバータ手段
８０ バッファ手段
１００ 電圧オンリセット回路
【特許請求の範囲】
【請求項１】 第１供給電圧（ＶDD）の電圧レベルに応じて出力される電圧オンリセット信号（ＰＯＲ）のオン／オフの切り替えタイミングを制御するための第１の中間信号を出力する放電手段（１０）を備えた電圧オンリセット回路において：前記放電手段（１０）は，前記第１の中間信号が出力されるノード（Ａ）に接続されたソースと，接地されたドレーンと，前記第１供給電圧（ＶDD）がオフするタイミングで前記接地電圧よりも低い半導体基板のバルク電圧が印加電圧（ＶBB）として印加されるゲートとを有するＰチャネル形トランジスタ（Ｐ２）を備えたことを特徴とする電圧オンリセット回路。
【請求項２】 さらに，前記第１の中間信号が所定の選択電圧以上のときに，前記第１の中間信号に応じた第２の中間信号を出力する遅延手段（４０）を備えたことを特徴とする請求項１に記載の電圧オンリセット回路。
【請求項３】 さらに，前記第２の中間信号に基づいて前記電圧オンリセット信号（ＰＯＲ）を出力するバッファ手段（８０）を備えたことを特徴とする請求項２に記載の電圧オンリセット回路。
【請求項１】 第１供給電圧（ＶDD）の電圧レベルに応じて出力される電圧オンリセット信号（ＰＯＲ）のオン／オフの切り替えタイミングを制御するための第１の中間信号を出力する放電手段（１０）を備えた電圧オンリセット回路において：前記放電手段（１０）は，前記第１の中間信号が出力されるノード（Ａ）に接続されたソースと，接地されたドレーンと，前記第１供給電圧（ＶDD）がオフするタイミングで前記接地電圧よりも低い半導体基板のバルク電圧が印加電圧（ＶBB）として印加されるゲートとを有するＰチャネル形トランジスタ（Ｐ２）を備えたことを特徴とする電圧オンリセット回路。
【請求項２】 さらに，前記第１の中間信号が所定の選択電圧以上のときに，前記第１の中間信号に応じた第２の中間信号を出力する遅延手段（４０）を備えたことを特徴とする請求項１に記載の電圧オンリセット回路。
【請求項３】 さらに，前記第２の中間信号に基づいて前記電圧オンリセット信号（ＰＯＲ）を出力するバッファ手段（８０）を備えたことを特徴とする請求項２に記載の電圧オンリセット回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【特許番号】特許第３０５３０６２号（Ｐ３０５３０６２）
【登録日】平成１２年４月７日（２０００．４．７）
【発行日】平成１２年６月１９日（２０００．６．１９）
【国際特許分類】
【出願番号】特願平６−３３１９１２
【出願日】平成６年１２月９日（１９９４．１２．９）
【公開番号】特開平７−３０３０３５
【公開日】平成７年１１月１４日（１９９５．１１．１４）
【審査請求日】平成６年１２月９日（１９９４．１２．９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【参考文献】
【文献】特開 昭６０−２０６２４（ＪＰ，Ａ）
【文献】特開 平３−２１８０６４（ＪＰ，Ａ）
【文献】特開 平５−１４１５８（ＪＰ，Ａ）
【文献】実開 平２−１１８３２９（ＪＰ，Ｕ）
【登録日】平成１２年４月７日（２０００．４．７）
【発行日】平成１２年６月１９日（２０００．６．１９）
【国際特許分類】
【出願日】平成６年１２月９日（１９９４．１２．９）
【公開番号】特開平７−３０３０３５
【公開日】平成７年１１月１４日（１９９５．１１．１４）
【審査請求日】平成６年１２月９日（１９９４．１２．９）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【参考文献】
【文献】特開 昭６０−２０６２４（ＪＰ，Ａ）
【文献】特開 平３−２１８０６４（ＪＰ，Ａ）
【文献】特開 平５−１４１５８（ＪＰ，Ａ）
【文献】実開 平２−１１８３２９（ＪＰ，Ｕ）
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