電子放出素子
【目的】 電界強度の増大に伴なう加熱破壊の生じない電子放出素子を得る。
【構成】 ゲート電極１５を２層構造とする。下層は熱膨張係数が８．４×１０-6のＷＳｉ層１３とし、上層は熱膨張係数が２．２×１０-6のＳｉＮ層１４とする。このように下層の熱膨張係数が大きいため、フィールドエミッションチップ１７とゲート電極１５との電界強度が増すと加熱が生じるが、ゲート電極１５が上方に弯曲するため、素子破壊が防止できる。
【構成】 ゲート電極１５を２層構造とする。下層は熱膨張係数が８．４×１０-6のＷＳｉ層１３とし、上層は熱膨張係数が２．２×１０-6のＳｉＮ層１４とする。このように下層の熱膨張係数が大きいため、フィールドエミッションチップ１７とゲート電極１５との電界強度が増すと加熱が生じるが、ゲート電極１５が上方に弯曲するため、素子破壊が防止できる。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、フラットパネルディスプレイに用いられる電子放出素子に関し、更に詳しくは、複数のフィールドエミッションチップから電子を放出させる電子放出素子に係わる。
【０００２】
【従来の技術】現在主流のテレビジョン受像機のＣＲＴに代わる画像表示装置として、平面型の画像表示装置が検討されており、このような平面型の画像表示装置としては、液晶表示装置（ＬＣＤ）、エレクトロルミネセンス素子（ＥＬＤ）、プラズマ表示装置（ＰＤＰ）等が挙げられ、また、画面の明るさの点で、電界放出型の画像表示装置も注目されている。
【０００３】ここで、その電界放出型の画像表示装置について説明すると、半導体製造プロセスを利用して基板上に形成された直径１．０ミクロン以下のモリブデン等よりなる円錐状のカソードをエミッション源とし、そのカソードの先端側に、板状とされ各カソードに対応して孔（開口部）が配されたゲート電極が形成される。ゲート電極は、カソードの先端と離間され、両者の間には高電圧が印加されて電界放出が発生し、上記カソードから電子ビームが引き出される。そして、この電子ビームをアノードの裏面に配された発光体（蛍光体）に照射することで、所要の画面が表示される。このような電界放出型の画像表示装置については、例えば、米国特許第３６６５２４１号公報にその記載があり、特開平１−２９４３３６号公報等にカソードを基板上に形成した電子放出素子の製造方法の記載がある。
【０００４】図１５は、従来の電子放出素子の要部断面図であり、カソード材１上にＳｉＯ2などの絶縁材２を形成し、この絶縁材２上にゲート電極３が形成されている。そして、ゲート電極３には、孔５が開口され、この孔５の下地絶縁材２はウェットエッチングによりエッチングされてカソード材１が露出されている。そして、露出したカソード材１上には、斜め蒸着法により、例えばモリブデンで成るフィールドエミッションチップ７が形成されている。このような電子放出素子のアレイを構成する場合は、図１６に示すように、複数の電子放出素子を２次元マトリクス状に形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、このような電子放出素子を複数配列させた場合、その製造方法は半導体製造プロセスを利用するわけであるが、製造誤差により、図に示すようにフィールドエミッションチップ７の先端とゲート電極３との距離が各電子放出素子間でバラツキを生じてしまう問題点がある。このようなアレイを用いてエミッション電流を大きくした場合、例えば図１６に示す距離ｄ1，ｄ2，ｄ3がｄ1，ｄ3＞ｄ2であるとすると、ｄ2の距離が小さいため、この部分のフィールドエミッションチップ先端の電界が強くなり、他のフィールドエミッションチップのエミッション電流に比べて距離ｄ2のフィールドエミッションチップのエミッション電流は著しく大きくなるため、このままではチップは破壊してしまう問題がある。
【０００６】本発明は、このような従来の問題点に着目して創案されたものであって、フィールドエミッションチップの破壊を防止すると共に、製造精度の許容値の大きい電子放出素子を得んとするものである。
【０００７】
【課題を解決するための手段】そこで、請求項１の発明は、基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記ゲート電極を熱膨張係数の異なる複数の膜で形成し、加熱に伴ない該ゲート電極の開口縁が上方に弯曲するようにしたことを、その解決手段としている。
【０００８】請求項２の発明は、ゲート電極を２層膜構造とし、上層膜より下層膜の方が熱膨張係数が大であることを特徴としている。
【０００９】請求項３の発明は、ゲート電極を３層膜構造とし、上層膜から下層膜に向けて熱膨張係数を漸次大きくしたことを特徴とする。
【００１０】請求項４の発明は、凹部が形成された基体上に、下層より上層の方が相対的に熱膨張係数の小さい複数の膜で成るカソードが形成され、前記凹部上のカソード表面にフィールドエミッションチップが形成されると共に、該フィールドエミッションチップの上方に開口部を有するゲート電極が形成されたことを、その解決手段としている。
【００１１】請求項５の発明は、基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記フィールドエミッションチップ上に積層膜を形成し、該積層膜は上層膜より下層膜の方が相対的に熱膨張係数が大であることを、解決手段としている。
【００１２】
【作用】請求項１の発明においては、熱膨張係数の異なる複数の膜でゲート電極が形成されるため、エミッション電流を大きくした場合、フィールドエミッションチップと対峙するゲート電極の開口縁が加熱に伴ない上方に弯曲し、ゲート電極とフィールドエミッションチップとの距離が大きくなる。このため、エミッション電流は小さくなり、電子放出素子の破壊が防止される。
【００１３】請求項２の発明においては、ゲート電極を構成する２層膜が上層膜より下層膜の方が熱膨張係数が大であるため、ゲート電極が加熱されると、上方に弯曲してエミッション電流が小さくなり、電子放出素子の破壊が防止される。
【００１４】請求項３の発明は、ゲート電極を３層膜構造とし、上層膜から下層膜に向けて熱膨張係数を漸次大きくしたことにより、加熱に伴い上方に弯曲し、エミッション電流を小さくするため、電子放出素子の破壊を防止する。また、中間層が上下層膜のストレス緩和層として作用する。
【００１５】請求項４の発明においては、凹部上に架設したカソードが複数の膜で形成され、下層より上層の方が相対的に熱膨張係数が小さいため、フィールドエミッションチップが加熱した場合、チップの下地のカソードが凹部の底に向けて撓む。このため、フィールドエミッションチップはゲート電極の開口部の縁から離れ、エミッション電流が小さくなることにより、破壊が防止される。
【００１６】請求項５の発明においては、フィールドエミッションチップ上の積層膜が上層膜より下層膜の方が相対的に熱膨張係数が大であるため、加熱に伴ない、下方に弯曲してゲート電極から遠ざかり、エミッション電流が小さくなり加熱を抑制して電子放出素子の破壊を未然に防止する。
【００１７】
【実施例】以下、本発明に係る電子放出素子の詳細を図面に示す実施例に基づいて説明する。
【００１８】（実施例１）本実施例の電子放出素子の構造は、図１（Ａ）に示す通りである。その製造方法は、図示しない基体上に例えばタングステンで成るカソード層１１を形成した後、ＳｉＯ2で成る絶縁層１２をＣＶＤ法にて堆積させ、この絶縁層１２上に、夫々厚さ３００ｎｍのタングステンシリサイド（ＷＳｉ）層１３，シリコンナイトライド（ＳｉＮ）層１４を順次積層させる。このタングステンシリサイド層１３とシリコンナイトライド層１４は、ゲート電極１５を構成する。次に、ゲート電極１５をエッチングして平面が円形の開口部１５を開設した後、絶縁層１２を等方性エッチングして、ゲート電極１５の開口部１５ａより奥の方までサイドエッチングする。斯るエッチングによってカソード層１１を露出させた後、例えば斜め蒸着法を用いて例えばモリブデンで成る円錐形状のフィールドエミッションチップ１７を形成する。
【００１９】ゲート電極１５を構成する上層のシリコンナイトライド層１４と下層のタングステンシリサイド層１３の熱膨張係数は、２．２×１０-6と８．４×１０-6であり、上層より下層の方が熱膨張係数が大きく、エミッション電流によってゲート電極が加熱された場合に、ゲート電極１５の開口部１５ａの縁は上方に弯曲してフィールドエミッションチップ１７から離れエミッション電流を小さくする作用がある。このため、フィールドエミッションチップ１７やゲート電極１５が加熱によって破壊されることが防止できる。
【００２０】そして、上方に弯曲したゲート電極１５がエミッション電流の低下によって冷えてくると、また元の位置に復帰して、図示しないアノード側へ通常の電子放出が行なわれる。
【００２１】斯る電子放出素子を２次元マトリクス状に配すると、図１（Ｂ）に示すような電子放出素子アレイが製造できる。従来例の説明で述べたように、フィールドエミッションチップ１７の先端とゲート電極１５の開口部１５ａの縁までの距離ｄ1，ｄ2，ｄ3が製造誤差によりｄ1，ｄ3＞ｄ2であるとすると、距離がｄ2であるフィールドエミッションチップ１７のエミッション電流は大きくなり、他のフィールドエミッションチップに比べて温度が上昇する。
【００２２】このとき、ゲート電極１５は、上記したように下層が熱膨張係数が大きいため、上方に向けて弯曲し、チップ先端の電界強度が弱くなるため、距離がｄ2である部分のフィールドエミッションチップのエミッション電流は抑制され、チップ破壊が防止できる。
【００２３】なお、フィールドエミッションチップ先端の電界強度（Ｆ）は、図３に示すように、チップ１７先端とゲート電極１５との距離（ｄ），チップ１７先端の曲率半径（ｒ），ゲート電極１５−カソード層１１間の印加電圧（Ｖ）から、次の近似式で求まる。
【００２４】
Ｆ＝２Ｖ／（ｒ・ｌｎ（２ｄ／ｒ））・・・（１）
このように、本実施例においては、電子放出素子アレイを製造した場合、各々電子放出素子のゲート電極１５がフィールドエミッションチップ１７のエミッション電流を利用してセルフコントロールでき、別途保護回路が不要であるためアレイ構造が非常に簡単であり、量産に適している。
【００２５】また、本実施例において、ゲート電極１５の開口部１５ａは、円形の孔であるが、図２に示すように、開口部１５ａにスリット１５ｂを複数形成してゲート電極１５の弯曲動作に無理のないようにすれば、さらに特性が良好となる。
【００２６】（実施例２）本実施例は、上記実施例１におけるゲート電極１５を、図４に示すように、下層よりタングステンシリサイド（ＷＳｉ）層１３，窒化タンタル（ＴａＮ）層１８，ＳｉＯ2層１９の３層膜としたものである。夫々の熱膨張係数は、タングステンシリサイドが８．４×１０-6，窒化タンタルが３．６×１０-6，ＳｉＯ2が０．５×１０-6であり、下層から上層に向けて熱膨張係数が小さくなっている。また、中間層である窒化タンタル層は、上下両層のストレス緩和層として作用し、ゲート電極１５の弯曲動作を円滑にする。なお、本実施例では、タングステンシリサイド層１３とＳｉＯ2層１９の厚さが３００ｍｍで、窒化タンタル層１８の厚さが５０ｎｍであるが、これに限定されるものではない。
【００２７】（実施例３）本実施例の電子放出素子の製造方法は、先ず、図５（Ａ）に示すように、ガラス又はシリコンで成る基板２１上に窒化シリコン（ＳｉＮ）膜２２を２０ｎｍ〜１μｍの厚さに成膜し、リソグラフィー技術及びドライエッチング技術を用いて平面が略正方形状の凹部２２ａを所定位置に形成する。図５（Ｂ）は、凹部２２ａを形成した状態の平面図である。
【００２８】次に、図６（Ａ）の断面図及び図６（Ｂ）の平面図に示すように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）２３を塗布した後、エッチバックを行い、平坦化する。
【００２９】次に、カソード層２６の成膜を行う。このカソード層２６は、図７（Ａ）に示すように、下層のタングステンシリサイド（ＷＳｉ）層２４をＣＶＤ法にて形成した後、上層のポリシリコン層２５をＣＶＤ法にて積層して形成される。なお、このカソード層２６は、図７R>７（Ｂ）に示すように、凹部内のＳＯＧ２３が、その両脇に露出するように、エッチングする。
【００３０】次いで、絶縁材としてＳｉＯ2膜２７を４００〜１５００ｎｍの厚さにＣＶＤ成膜し、ＳｉＯ2膜２７上にゲート電極としてタングステンシリサイド（ＷＳｉ）層２８をＣＶＤ法にて１００〜４００ｎｍの厚さに成膜する。続いて、図８（Ａ）及び図（Ｂ）に示すように、リソグラフィー技術及びエッチング技術を用いて凹部に埋め込まれたＳＯＧ２３の位置に合わせて、径寸法０．３〜１．５μｍのマイクロホール２９をタングステンシリサイド層２８及びＳｉＯ2膜２７に形成する。なお、図８（Ｂ）は、タングステンシリサイド層２８及びＳｉＯ2膜２７を省略し、マイクロホール２９のみを示している。
【００３１】次に、図９（Ａ）及び図９（Ｂ）に示すように、バッファーフッ酸（ＨＦ）を用いて、マイクロホール２９をサイドエッチする。このとき、ＳＯＧ２３もバッファーフッ酸でエッチングされる。このようにして、カソード層２６は、凹部２２ａの上を架設した状態となる。なお、図９（Ｂ）は、タングステンシリサイド層２８及びＳｉＯ2膜２７を省略して示している。
【００３２】そして、Ａｌを斜め蒸着し（図示省略する）、次に、フィールドエミッションチップ３０となるモリブデンを垂直蒸着する。タングステンシリサイド層２８（ゲート電極）上のモリブデンをアルカリ溶液でリフトオフすることで、図１０（Ａ）及び図１０（Ｂ）に示すようなフィールドエミッションチップ３０が形成できる。
【００３３】このようにして製造された電子放出素子は、カソード層２６が、タングステンシリコン層２４とポリシリコン層２５の２層構造でなり、その熱膨張係数は、上層のポリシリコンが３．３×１０-6で下層のタングステンシリサイドが８．４×１０-6と、下層の方が大きい。図１１に示すように、エミッション電流（Ｉe）及びゲート電流（Ｉg）でフィールドエミッションチップ３０が破壊を招く程発熱しても、カソード層２６が、図１２に示すように弯曲して、チップ先端とゲート電極（ＷＳｉ）の距離が大きくなり（ｄ4＜ｄ5）、上記（１）式より電界強度が下がってＩeとＩgが低下し、フィールドエミッションチップ３０の破壊が未然に防止できる。
【００３４】また、複数の電子放出素子が配列する電子放出素子アレイを作成する場合、各々の電子放出素子のゲート電極とフィールドエミッションチップ先端との間の距離を均一に形成するのは、製造バラツキがあるため困難である。しかし、本実施例のように構成すれば、電子放出素子間にバラツキがあっても、破壊の発生しない電子放出素子アレイの作成が実現できる。
【００３５】（実施例４）上記各実施例は、円錐形状のフィールドエミッションチップの先端より電子を放出させる構造の、所謂スピント型であるか、本実施例は、基板に対して、エミッタ電極板をゲート電極より突出させた、所謂平面型の電子放出素子に本発明を適用したものである。
【００３６】本実施例は、図１３（Ａ）に示すように、石英又はシリコンでなる基板３１上にエミッタ用金属としてタングステンシリサイド（ＷＳｉ）層３２，シリコンナイトライド（ＳｉＮ）層３３の２層を順次形成する。
【００３７】次に、図１３（Ｂ）に示すように、リソグラフィー技術を用いてレジストパターン３４を形成した後、先ずはじめに反応性イオンエッチング（ＲＩＥ）して異方性加工した後、バッファーフッ酸（ＨＦ）によってウェットエッチングすることにより図１３（Ｂ）を示すような構造となる。
【００３８】次に、図１３（Ｃ）に示すように、ゲート電極用金属であるモリブデン層３５を真空蒸着法により堆積し、エミッタ電極であるシリコンナイトライド層３３とタングステンシリコン層３２の積層上にあるモリブデン層３５をリフトオフして図１３（Ｄ）に示すような構造とする。最後に、エミッタ電極を、図１４に示すように例えば櫛形に加工する。
【００３９】このようにして形成された電子放出素子においては、エミッタ電極が２層で形成され、下層のタングステンシリサイド層３２が上層のシリコンナイトライド層３３より熱膨張係数が大きいため、エミッション電流及びゲート電流によってエミッタ電極が温度上昇した場合、エミッタ電極が上方に弯曲する。このため、電界強度が低下して加熱が抑制され、素子破壊が生じるのを防止することが可能となる。
【００４０】以上、本発明の各実施例について説明したが、本発明は、これらに限定されるものではなく、各種の設計変更が可能である。
【００４１】例えば、上記した実施例においては、ゲート電極又はエミッタ電極を、ＳｉＮ，ＷＳｉ，ポリシリコン，ＳｉＯ2，ＴａＮなどの組み合せで構成したが、少なくとも１層が導電膜であれば、他の材料を用いて構成することが可能である。
【００４２】
【発明の効果】以上の説明から明らかなように、本発明によれば、電界強度が高くなって破壊が生ずるのを有効に回避でき、信頼性を高める効果がある。
【００４３】また、複数の電子放出素子を配列させてアレイを作成した場合、各々の電子放出素子間でカソードとゲート間の寸法精度の許容値を大きくできる効果がある。このため、製造時の歩留りが向上する効果がある。さらに、各素子がセルフコントロールであるため、別途保護回路が不要となり、製造が容易となる効果がある。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は実施例１の要部断面図。
【図２】実施例１の要部斜視図。
【図３】実施例１の断面説明図。
【図４】実施例２の要部断面図。
【図５】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図６】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図７】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図８】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図９】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図１０】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図１１】実施例３の断面説明図。
【図１２】実施例３の断面説明図。
【図１３】（Ａ）〜（Ｄ）は実施例４の工程を示す断面図。
【図１４】実施例４の要部斜視図。
【図１５】従来例の要部断面図。
【図１６】従来例の要部断面図。
【０００１】
【産業上の利用分野】この発明は、フラットパネルディスプレイに用いられる電子放出素子に関し、更に詳しくは、複数のフィールドエミッションチップから電子を放出させる電子放出素子に係わる。
【０００２】
【従来の技術】現在主流のテレビジョン受像機のＣＲＴに代わる画像表示装置として、平面型の画像表示装置が検討されており、このような平面型の画像表示装置としては、液晶表示装置（ＬＣＤ）、エレクトロルミネセンス素子（ＥＬＤ）、プラズマ表示装置（ＰＤＰ）等が挙げられ、また、画面の明るさの点で、電界放出型の画像表示装置も注目されている。
【０００３】ここで、その電界放出型の画像表示装置について説明すると、半導体製造プロセスを利用して基板上に形成された直径１．０ミクロン以下のモリブデン等よりなる円錐状のカソードをエミッション源とし、そのカソードの先端側に、板状とされ各カソードに対応して孔（開口部）が配されたゲート電極が形成される。ゲート電極は、カソードの先端と離間され、両者の間には高電圧が印加されて電界放出が発生し、上記カソードから電子ビームが引き出される。そして、この電子ビームをアノードの裏面に配された発光体（蛍光体）に照射することで、所要の画面が表示される。このような電界放出型の画像表示装置については、例えば、米国特許第３６６５２４１号公報にその記載があり、特開平１−２９４３３６号公報等にカソードを基板上に形成した電子放出素子の製造方法の記載がある。
【０００４】図１５は、従来の電子放出素子の要部断面図であり、カソード材１上にＳｉＯ2などの絶縁材２を形成し、この絶縁材２上にゲート電極３が形成されている。そして、ゲート電極３には、孔５が開口され、この孔５の下地絶縁材２はウェットエッチングによりエッチングされてカソード材１が露出されている。そして、露出したカソード材１上には、斜め蒸着法により、例えばモリブデンで成るフィールドエミッションチップ７が形成されている。このような電子放出素子のアレイを構成する場合は、図１６に示すように、複数の電子放出素子を２次元マトリクス状に形成している。
【０００５】
【発明が解決しようとする課題】しかしながら、このような電子放出素子を複数配列させた場合、その製造方法は半導体製造プロセスを利用するわけであるが、製造誤差により、図に示すようにフィールドエミッションチップ７の先端とゲート電極３との距離が各電子放出素子間でバラツキを生じてしまう問題点がある。このようなアレイを用いてエミッション電流を大きくした場合、例えば図１６に示す距離ｄ1，ｄ2，ｄ3がｄ1，ｄ3＞ｄ2であるとすると、ｄ2の距離が小さいため、この部分のフィールドエミッションチップ先端の電界が強くなり、他のフィールドエミッションチップのエミッション電流に比べて距離ｄ2のフィールドエミッションチップのエミッション電流は著しく大きくなるため、このままではチップは破壊してしまう問題がある。
【０００６】本発明は、このような従来の問題点に着目して創案されたものであって、フィールドエミッションチップの破壊を防止すると共に、製造精度の許容値の大きい電子放出素子を得んとするものである。
【０００７】
【課題を解決するための手段】そこで、請求項１の発明は、基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記ゲート電極を熱膨張係数の異なる複数の膜で形成し、加熱に伴ない該ゲート電極の開口縁が上方に弯曲するようにしたことを、その解決手段としている。
【０００８】請求項２の発明は、ゲート電極を２層膜構造とし、上層膜より下層膜の方が熱膨張係数が大であることを特徴としている。
【０００９】請求項３の発明は、ゲート電極を３層膜構造とし、上層膜から下層膜に向けて熱膨張係数を漸次大きくしたことを特徴とする。
【００１０】請求項４の発明は、凹部が形成された基体上に、下層より上層の方が相対的に熱膨張係数の小さい複数の膜で成るカソードが形成され、前記凹部上のカソード表面にフィールドエミッションチップが形成されると共に、該フィールドエミッションチップの上方に開口部を有するゲート電極が形成されたことを、その解決手段としている。
【００１１】請求項５の発明は、基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記フィールドエミッションチップ上に積層膜を形成し、該積層膜は上層膜より下層膜の方が相対的に熱膨張係数が大であることを、解決手段としている。
【００１２】
【作用】請求項１の発明においては、熱膨張係数の異なる複数の膜でゲート電極が形成されるため、エミッション電流を大きくした場合、フィールドエミッションチップと対峙するゲート電極の開口縁が加熱に伴ない上方に弯曲し、ゲート電極とフィールドエミッションチップとの距離が大きくなる。このため、エミッション電流は小さくなり、電子放出素子の破壊が防止される。
【００１３】請求項２の発明においては、ゲート電極を構成する２層膜が上層膜より下層膜の方が熱膨張係数が大であるため、ゲート電極が加熱されると、上方に弯曲してエミッション電流が小さくなり、電子放出素子の破壊が防止される。
【００１４】請求項３の発明は、ゲート電極を３層膜構造とし、上層膜から下層膜に向けて熱膨張係数を漸次大きくしたことにより、加熱に伴い上方に弯曲し、エミッション電流を小さくするため、電子放出素子の破壊を防止する。また、中間層が上下層膜のストレス緩和層として作用する。
【００１５】請求項４の発明においては、凹部上に架設したカソードが複数の膜で形成され、下層より上層の方が相対的に熱膨張係数が小さいため、フィールドエミッションチップが加熱した場合、チップの下地のカソードが凹部の底に向けて撓む。このため、フィールドエミッションチップはゲート電極の開口部の縁から離れ、エミッション電流が小さくなることにより、破壊が防止される。
【００１６】請求項５の発明においては、フィールドエミッションチップ上の積層膜が上層膜より下層膜の方が相対的に熱膨張係数が大であるため、加熱に伴ない、下方に弯曲してゲート電極から遠ざかり、エミッション電流が小さくなり加熱を抑制して電子放出素子の破壊を未然に防止する。
【００１７】
【実施例】以下、本発明に係る電子放出素子の詳細を図面に示す実施例に基づいて説明する。
【００１８】（実施例１）本実施例の電子放出素子の構造は、図１（Ａ）に示す通りである。その製造方法は、図示しない基体上に例えばタングステンで成るカソード層１１を形成した後、ＳｉＯ2で成る絶縁層１２をＣＶＤ法にて堆積させ、この絶縁層１２上に、夫々厚さ３００ｎｍのタングステンシリサイド（ＷＳｉ）層１３，シリコンナイトライド（ＳｉＮ）層１４を順次積層させる。このタングステンシリサイド層１３とシリコンナイトライド層１４は、ゲート電極１５を構成する。次に、ゲート電極１５をエッチングして平面が円形の開口部１５を開設した後、絶縁層１２を等方性エッチングして、ゲート電極１５の開口部１５ａより奥の方までサイドエッチングする。斯るエッチングによってカソード層１１を露出させた後、例えば斜め蒸着法を用いて例えばモリブデンで成る円錐形状のフィールドエミッションチップ１７を形成する。
【００１９】ゲート電極１５を構成する上層のシリコンナイトライド層１４と下層のタングステンシリサイド層１３の熱膨張係数は、２．２×１０-6と８．４×１０-6であり、上層より下層の方が熱膨張係数が大きく、エミッション電流によってゲート電極が加熱された場合に、ゲート電極１５の開口部１５ａの縁は上方に弯曲してフィールドエミッションチップ１７から離れエミッション電流を小さくする作用がある。このため、フィールドエミッションチップ１７やゲート電極１５が加熱によって破壊されることが防止できる。
【００２０】そして、上方に弯曲したゲート電極１５がエミッション電流の低下によって冷えてくると、また元の位置に復帰して、図示しないアノード側へ通常の電子放出が行なわれる。
【００２１】斯る電子放出素子を２次元マトリクス状に配すると、図１（Ｂ）に示すような電子放出素子アレイが製造できる。従来例の説明で述べたように、フィールドエミッションチップ１７の先端とゲート電極１５の開口部１５ａの縁までの距離ｄ1，ｄ2，ｄ3が製造誤差によりｄ1，ｄ3＞ｄ2であるとすると、距離がｄ2であるフィールドエミッションチップ１７のエミッション電流は大きくなり、他のフィールドエミッションチップに比べて温度が上昇する。
【００２２】このとき、ゲート電極１５は、上記したように下層が熱膨張係数が大きいため、上方に向けて弯曲し、チップ先端の電界強度が弱くなるため、距離がｄ2である部分のフィールドエミッションチップのエミッション電流は抑制され、チップ破壊が防止できる。
【００２３】なお、フィールドエミッションチップ先端の電界強度（Ｆ）は、図３に示すように、チップ１７先端とゲート電極１５との距離（ｄ），チップ１７先端の曲率半径（ｒ），ゲート電極１５−カソード層１１間の印加電圧（Ｖ）から、次の近似式で求まる。
【００２４】
Ｆ＝２Ｖ／（ｒ・ｌｎ（２ｄ／ｒ））・・・（１）
このように、本実施例においては、電子放出素子アレイを製造した場合、各々電子放出素子のゲート電極１５がフィールドエミッションチップ１７のエミッション電流を利用してセルフコントロールでき、別途保護回路が不要であるためアレイ構造が非常に簡単であり、量産に適している。
【００２５】また、本実施例において、ゲート電極１５の開口部１５ａは、円形の孔であるが、図２に示すように、開口部１５ａにスリット１５ｂを複数形成してゲート電極１５の弯曲動作に無理のないようにすれば、さらに特性が良好となる。
【００２６】（実施例２）本実施例は、上記実施例１におけるゲート電極１５を、図４に示すように、下層よりタングステンシリサイド（ＷＳｉ）層１３，窒化タンタル（ＴａＮ）層１８，ＳｉＯ2層１９の３層膜としたものである。夫々の熱膨張係数は、タングステンシリサイドが８．４×１０-6，窒化タンタルが３．６×１０-6，ＳｉＯ2が０．５×１０-6であり、下層から上層に向けて熱膨張係数が小さくなっている。また、中間層である窒化タンタル層は、上下両層のストレス緩和層として作用し、ゲート電極１５の弯曲動作を円滑にする。なお、本実施例では、タングステンシリサイド層１３とＳｉＯ2層１９の厚さが３００ｍｍで、窒化タンタル層１８の厚さが５０ｎｍであるが、これに限定されるものではない。
【００２７】（実施例３）本実施例の電子放出素子の製造方法は、先ず、図５（Ａ）に示すように、ガラス又はシリコンで成る基板２１上に窒化シリコン（ＳｉＮ）膜２２を２０ｎｍ〜１μｍの厚さに成膜し、リソグラフィー技術及びドライエッチング技術を用いて平面が略正方形状の凹部２２ａを所定位置に形成する。図５（Ｂ）は、凹部２２ａを形成した状態の平面図である。
【００２８】次に、図６（Ａ）の断面図及び図６（Ｂ）の平面図に示すように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）２３を塗布した後、エッチバックを行い、平坦化する。
【００２９】次に、カソード層２６の成膜を行う。このカソード層２６は、図７（Ａ）に示すように、下層のタングステンシリサイド（ＷＳｉ）層２４をＣＶＤ法にて形成した後、上層のポリシリコン層２５をＣＶＤ法にて積層して形成される。なお、このカソード層２６は、図７R>７（Ｂ）に示すように、凹部内のＳＯＧ２３が、その両脇に露出するように、エッチングする。
【００３０】次いで、絶縁材としてＳｉＯ2膜２７を４００〜１５００ｎｍの厚さにＣＶＤ成膜し、ＳｉＯ2膜２７上にゲート電極としてタングステンシリサイド（ＷＳｉ）層２８をＣＶＤ法にて１００〜４００ｎｍの厚さに成膜する。続いて、図８（Ａ）及び図（Ｂ）に示すように、リソグラフィー技術及びエッチング技術を用いて凹部に埋め込まれたＳＯＧ２３の位置に合わせて、径寸法０．３〜１．５μｍのマイクロホール２９をタングステンシリサイド層２８及びＳｉＯ2膜２７に形成する。なお、図８（Ｂ）は、タングステンシリサイド層２８及びＳｉＯ2膜２７を省略し、マイクロホール２９のみを示している。
【００３１】次に、図９（Ａ）及び図９（Ｂ）に示すように、バッファーフッ酸（ＨＦ）を用いて、マイクロホール２９をサイドエッチする。このとき、ＳＯＧ２３もバッファーフッ酸でエッチングされる。このようにして、カソード層２６は、凹部２２ａの上を架設した状態となる。なお、図９（Ｂ）は、タングステンシリサイド層２８及びＳｉＯ2膜２７を省略して示している。
【００３２】そして、Ａｌを斜め蒸着し（図示省略する）、次に、フィールドエミッションチップ３０となるモリブデンを垂直蒸着する。タングステンシリサイド層２８（ゲート電極）上のモリブデンをアルカリ溶液でリフトオフすることで、図１０（Ａ）及び図１０（Ｂ）に示すようなフィールドエミッションチップ３０が形成できる。
【００３３】このようにして製造された電子放出素子は、カソード層２６が、タングステンシリコン層２４とポリシリコン層２５の２層構造でなり、その熱膨張係数は、上層のポリシリコンが３．３×１０-6で下層のタングステンシリサイドが８．４×１０-6と、下層の方が大きい。図１１に示すように、エミッション電流（Ｉe）及びゲート電流（Ｉg）でフィールドエミッションチップ３０が破壊を招く程発熱しても、カソード層２６が、図１２に示すように弯曲して、チップ先端とゲート電極（ＷＳｉ）の距離が大きくなり（ｄ4＜ｄ5）、上記（１）式より電界強度が下がってＩeとＩgが低下し、フィールドエミッションチップ３０の破壊が未然に防止できる。
【００３４】また、複数の電子放出素子が配列する電子放出素子アレイを作成する場合、各々の電子放出素子のゲート電極とフィールドエミッションチップ先端との間の距離を均一に形成するのは、製造バラツキがあるため困難である。しかし、本実施例のように構成すれば、電子放出素子間にバラツキがあっても、破壊の発生しない電子放出素子アレイの作成が実現できる。
【００３５】（実施例４）上記各実施例は、円錐形状のフィールドエミッションチップの先端より電子を放出させる構造の、所謂スピント型であるか、本実施例は、基板に対して、エミッタ電極板をゲート電極より突出させた、所謂平面型の電子放出素子に本発明を適用したものである。
【００３６】本実施例は、図１３（Ａ）に示すように、石英又はシリコンでなる基板３１上にエミッタ用金属としてタングステンシリサイド（ＷＳｉ）層３２，シリコンナイトライド（ＳｉＮ）層３３の２層を順次形成する。
【００３７】次に、図１３（Ｂ）に示すように、リソグラフィー技術を用いてレジストパターン３４を形成した後、先ずはじめに反応性イオンエッチング（ＲＩＥ）して異方性加工した後、バッファーフッ酸（ＨＦ）によってウェットエッチングすることにより図１３（Ｂ）を示すような構造となる。
【００３８】次に、図１３（Ｃ）に示すように、ゲート電極用金属であるモリブデン層３５を真空蒸着法により堆積し、エミッタ電極であるシリコンナイトライド層３３とタングステンシリコン層３２の積層上にあるモリブデン層３５をリフトオフして図１３（Ｄ）に示すような構造とする。最後に、エミッタ電極を、図１４に示すように例えば櫛形に加工する。
【００３９】このようにして形成された電子放出素子においては、エミッタ電極が２層で形成され、下層のタングステンシリサイド層３２が上層のシリコンナイトライド層３３より熱膨張係数が大きいため、エミッション電流及びゲート電流によってエミッタ電極が温度上昇した場合、エミッタ電極が上方に弯曲する。このため、電界強度が低下して加熱が抑制され、素子破壊が生じるのを防止することが可能となる。
【００４０】以上、本発明の各実施例について説明したが、本発明は、これらに限定されるものではなく、各種の設計変更が可能である。
【００４１】例えば、上記した実施例においては、ゲート電極又はエミッタ電極を、ＳｉＮ，ＷＳｉ，ポリシリコン，ＳｉＯ2，ＴａＮなどの組み合せで構成したが、少なくとも１層が導電膜であれば、他の材料を用いて構成することが可能である。
【００４２】
【発明の効果】以上の説明から明らかなように、本発明によれば、電界強度が高くなって破壊が生ずるのを有効に回避でき、信頼性を高める効果がある。
【００４３】また、複数の電子放出素子を配列させてアレイを作成した場合、各々の電子放出素子間でカソードとゲート間の寸法精度の許容値を大きくできる効果がある。このため、製造時の歩留りが向上する効果がある。さらに、各素子がセルフコントロールであるため、別途保護回路が不要となり、製造が容易となる効果がある。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は実施例１の要部断面図。
【図２】実施例１の要部斜視図。
【図３】実施例１の断面説明図。
【図４】実施例２の要部断面図。
【図５】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図６】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図７】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図８】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図９】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図１０】（Ａ）は実施例３の工程を示す断面図、（Ｂ）は平面図。
【図１１】実施例３の断面説明図。
【図１２】実施例３の断面説明図。
【図１３】（Ａ）〜（Ｄ）は実施例４の工程を示す断面図。
【図１４】実施例４の要部斜視図。
【図１５】従来例の要部断面図。
【図１６】従来例の要部断面図。
【特許請求の範囲】
【請求項１】 基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記ゲート電極を熱膨張係数の異なる複数の膜で形成し、加熱に伴ない該ゲート電極の開口縁が上方に弯曲するようにしたことを特徴とする電子放出素子。
【請求項２】 前記ゲート電極は、２層膜構造で成り、上層膜より下層膜の方が熱膨張係数が大である請求項１記載の電子放出素子。
【請求項３】 前記ゲート電極は、３層膜構造で成り、上層膜から下層膜に向けて熱膨張係数を漸次大きくした請求項１記載の電子放出素子。
【請求項４】 凹部が形成された基体上に、下層より上層の方が相対的に熱膨張係数の小さい複数の膜で成るカソードが形成され、前記凹部上のカソード表面にフィールドエミッションチップが形成されると共に、該フィールドエミッションチップの上方に開口部を有するゲート電極が形成されたことを特徴とする電子放出素子。
【請求項５】 基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記フィールドエミッションチップ上に積層膜を形成し、該積層膜は上層膜より下層膜の方が相対的に熱膨張係数が大であることを特徴とする電子放出素子。
【請求項１】 基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記ゲート電極を熱膨張係数の異なる複数の膜で形成し、加熱に伴ない該ゲート電極の開口縁が上方に弯曲するようにしたことを特徴とする電子放出素子。
【請求項２】 前記ゲート電極は、２層膜構造で成り、上層膜より下層膜の方が熱膨張係数が大である請求項１記載の電子放出素子。
【請求項３】 前記ゲート電極は、３層膜構造で成り、上層膜から下層膜に向けて熱膨張係数を漸次大きくした請求項１記載の電子放出素子。
【請求項４】 凹部が形成された基体上に、下層より上層の方が相対的に熱膨張係数の小さい複数の膜で成るカソードが形成され、前記凹部上のカソード表面にフィールドエミッションチップが形成されると共に、該フィールドエミッションチップの上方に開口部を有するゲート電極が形成されたことを特徴とする電子放出素子。
【請求項５】 基体上にカソード及びフィールドエミッションチップが形成され、該フィールドエミッションチップの上方に開口部を有するゲート電極を備えた電子放出素子において、前記フィールドエミッションチップ上に積層膜を形成し、該積層膜は上層膜より下層膜の方が相対的に熱膨張係数が大であることを特徴とする電子放出素子。
【図２】
【図３】
【図１】
【図４】
【図５】
【図６】
【図７】
【図１１】
【図１４】
【図８】
【図９】
【図１０】
【図１２】
【図１５】
【図１６】
【図１３】
【図３】
【図１】
【図４】
【図５】
【図６】
【図７】
【図１１】
【図１４】
【図８】
【図９】
【図１０】
【図１２】
【図１５】
【図１６】
【図１３】
【公開番号】特開平６−１１１７１３
【公開日】平成６年（１９９４）４月２２日
【国際特許分類】
【出願番号】特願平４−２５９２１５
【出願日】平成４年（１９９２）９月２９日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【公開日】平成６年（１９９４）４月２２日
【国際特許分類】
【出願日】平成４年（１９９２）９月２９日
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
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