【課題】標準的なＣＭＯＳプロセスに適合し、かつゲッタ材料又は反応性ガスに依存しないでキャビティをシールする方法を提供する。
【解決手段】キャビティ９１０は犠牲材料をエッチングにより除去することで形成され、キャビティのシールはキャビティより下側の材料がスパッタエッチングされ、キャビティに通じる通路の上及び中に再堆積されることでシールされる。キャビティに通じる通路の上に堆積された材料９０４も再びスパッタエッチングされ、キャビティに通じる通路内に再堆積される。スパッタエッチングを不活性雰囲気で行うことにより、スパッタエッチングの後にはキャビティ内は不活性ガスで充填される。 （もっと読む）

不揮発性メモリデバイス、及び不揮発性マイクロエレクトロメカニカルメモリセルを製造する方法。この方法は、原子層堆積法を用いて犠牲材料第１層を基板上に堆積させる第１の工程を有する。この方法の第２の工程は、犠牲材料第１層の少なくとも一部分上にカンチレバー（１０１）を設けることである。第３の工程は、原子層堆積法を用いて犠牲材料第２層を犠牲材料第１層上に、またカンチレバーの一部が犠牲材料によって囲まれるようにカンチレバーの一部の上に堆積させることである。第４の工程は、犠牲材料第２層の少なくとも一部分を覆う別材料層（１０７）を設けることである。最後に、最終工程は、カンチレバーを囲む犠牲材料をエッチングによって除去し、カンチレバーが内部に懸設されるキャビティ（１０２）を規定する工程である。 （もっと読む）

マイクロメカニカル素子の製造方法において、基材層を設ける工程と、エッチング可能な材料の少なくとも１つの犠牲層を少なくとも部分的に塗布する工程と、少なくとも部分的な犠牲層をパターン処理し、前記素子の形状の少なくとも一部分を規定する工程と、機構材料の少なくとも１つの構造層を塗布する工程と、構造層をパターン処理し、少なくとも素子の一部を形成する工程と、パターン処理された少なくとも部分的犠牲層を少なくとも部分的に除去することで、素子を少なくとも部分的に自由状態とする工程を有する。これにより機構材料を導電材料の一団から選択する。
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半導体デバイスで使用のためのマイクロヒューズは、絶縁基板と、細長いメタルヒューズ部材とを備える。そのヒューズ部材は、基板のいずれかの一端で支持され、基板との接触部から吊された少なくとも１つの溶融領域を含み、そして、使用時、それを非導通にするために所定の電流がそれに印加されるように形成される。少なくとも１つのバリアが、ヒューズ部材の溶融領域と絶縁体との間に形成されてもよい。第１のヒューズ部材は、チタニウム、タングステン、タンタル、銅またはアルミのような酸化物から容易に形成される。ヒューズ部材は、二つ以上の溶融領域を持つようにしてもよい。接近した溶融領域間の領域は、メタルトラックで支持される。この場合、第１の部材は、１つ以上の中間層で基板上に支持されてもよい。
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バイナリ・データ記憶要素のアレーにコードをプログラムし、また、それを読み出す装置である。本装置は、データ記憶要素に書き込むバイナリ・データのシリーズを逐次的に受け取るシフト・レジスタを有する。本装置は、さらに、シフト・レジスタに記憶したデータを逐次的に読み出し、各データ記憶要素に適用するか否か、順々に判定し、各データについて、データ要素に記憶すると判定した場合には、データ要素に書き込み信号を送るように構成される、制御ロジック回路を有する。制御ロジック回路は、さらに、データ記憶要素のアレーに永久保持信号を適用する手段を有し、もって、データを書き込むべき要素に対しデータが書き込まれたと判定された場合に要素に対するさらなる書き込みを禁止する。
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プロセス開発に関する産物データを管理追跡する情報管理追跡システム。前記産物データは、開発実験パラメータ、結果および製品に関するデータを含む。前記システムは、前記プロセス設計に関するデータを保持するためのデータ管理部およびプロセス設計環境を備える。開発追跡環境は、前記産物を含むプロセス開発に関するデータを保持する。バックアノテーション環境は、プロセスデータを受け取り、受け取ったプロセスデータを前記開発追跡環境に提供する。前記データ管理部は、前記プロセス設計環境、前記開発追跡環境および前記バックアノテーション環境を制御するように構成されている。使用時に、これらの環境で受け取られ保存されるデータは、リンクされた状態でアクセス可能で、ユーザは各環境間をつなぐリンクが表示された状態で、各環境からデータを取得することができる。
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基層と一つ以上の金属化層との間に形成したマイクロメカニカル素子を収容する方法。この方法は、マイクロメカニカル素子上に一つ以上の封入層を設けること及び基層と一つ以上の封入層との間に伸張する素子を包囲する封入壁を設けることを含む。基層とマイクロメカニカル素子上に形成した一つ以上の金属化層との間に電気的接続部が設けられる。
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