【課題】集積回路製品の歩留まり予測のための改良型の方法を実現する。
【解決手段】集積回路の全てまたは一部の歩留まり予測を生成する方法は、（ａ）その集積回路用の製品レイアウトからのレイアウト特性を用いて、その製品レイアウトにおける属性であって、システム的な歩留まり損失を表すことができる属性を特定し、（ｂ）入力としてのその製品レイアウトにおいて特定されたその属性および歩留まりモデルによって定められたパラメータに関する情報を用いて歩留まり予測を生成することを含む。その歩留まりモデルのそのパラメータは、実際の製造プロセスによって生じ得るその集積回路の全てまたは一部における欠陥を特徴付ける。 （もっと読む）

【課題】複数のＤＵＴのレイアウトを実現する。
【解決手段】ウェハ・テスト用の半導体ウェハ上に形成されるＤＵＴ（被試験デバイス）用のレイアウトは、第１のアレイのＤＵＴ(102)と、その第１のアレイに隣接して形成された第１のパッド・セット(104)とを含んでいる。その第１のパッド・セットは、ゲート・フォース・パッド(108)、ソース・パッド(110)およびドレイン・パッド(112)を含んでいる。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのゲート・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのソース・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのドレイン・パッドに接続されている。 （もっと読む）

半導体ウェハーは、その半導体ウェハーの上に形成された複数のダイ(111-114)を有する。その複数のダイは、少なくとも１つのノッチ付き隅部を有する非長方形の形状、を有する。その複数のダイの間に、複数のソー切断線(71,72)が画定されている。複数のソー切断線の中の２つのソー切断線の交点または交差部において、隣接する２つのダイの隅部の間に、その隣接する２つのダイの間の最小の距離より大きい或る距離が、画定されている。
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集積回路の電気的に測定された欠陥を、高速で位置決めする方法は、並列電気テストを行うように構成されたテスト構造体を有するテスト・チップを作製するための情報を供給すること、を含んでいる。そのテスト・チップ上のテスト構造体は、並列電気テスタを用いて、電気的にテストされる。その電気的テストの結果を分析して、テスト・チップ上の各欠陥が位置決めされる。
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集積回路は、集積回路を設計するときに用いられる１組の設計要素の中から１つの設計要素を取上げることによって、集積回路を製造するときの歩留まりを改善するよう設計されている。１つの変形設計要素は、その取上げられた設計要素に基づいてその取上げられた設計要素の特徴を修正して生成される。その変形設計要素について歩留まり対面積の比が求められる。その変形設計要素の歩留まり対面積の比がその取上げられた設計要素の歩留まり対面積の比より大きい場合は、その集積回路を設計するときに用いられるその変形設計要素が保持される。
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テスト・チップは、各領域が少なくとも１つのテスト構造体を含むことができる複数領域のアレイを有する少なくとも１つのレベルを具える。その少なくとも幾つかの領域はそれぞれのテスト構造体を含む。そのレベルは、テスト構造体に入力信号を供給する複数のドライバ・ラインを有する。そのレベルは、テスト構造体から出力信号を受信する複数の受信機ラインを有する。そのレベルは、電流を制御するための複数のデバイスを有する。各テスト構造体は、ドライバ・ラインの中の少なくとも１本のラインに、その間にあるそのデバイスの中の第１のデバイスで接続される。各テスト構造体は、受信機ラインの中の少なくとも１本のラインにその間にあるそのデバイスの中の第２のデバイスで接続されていて、そのテスト構造体の各々がドライバ・ラインおよび受信機ラインを用いてテストを行うべく個々にアドレス可能である。
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特定の製造プロセスを用いて製造されるＩＣチップを設計するのに用いられる製造性能を求めるためにライブラリ設計エレメント（１０２）が分析される。ライブラリからライブラリ設計エレメントが得られる。歩留まり属性を含む、特定の製造プロセスのためのライブラリ設計エレメントの製造性能属性（１０４）が、決定される。次いで、ライブラリ設計エレメント用の製造性能属性を有するライブラリ・ビュー（１０６）が生成され、それが電子設計自動化（ＥＤＡ）ツールによって利用される。
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