半導体ウェハ・テストに用いられるＤＵＴアレイ用のレイアウト
【課題】複数のＤＵＴのレイアウトを実現する。
【解決手段】ウェハ・テスト用の半導体ウェハ上に形成されるＤＵＴ（被試験デバイス）用のレイアウトは、第１のアレイのＤＵＴ(102)と、その第１のアレイに隣接して形成された第１のパッド・セット(104)とを含んでいる。その第１のパッド・セットは、ゲート・フォース・パッド(108)、ソース・パッド(110)およびドレイン・パッド(112)を含んでいる。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのゲート・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのソース・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのドレイン・パッドに接続されている。
【解決手段】ウェハ・テスト用の半導体ウェハ上に形成されるＤＵＴ（被試験デバイス）用のレイアウトは、第１のアレイのＤＵＴ(102)と、その第１のアレイに隣接して形成された第１のパッド・セット(104)とを含んでいる。その第１のパッド・セットは、ゲート・フォース・パッド(108)、ソース・パッド(110)およびドレイン・パッド(112)を含んでいる。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのゲート・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのソース・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのドレイン・パッドに接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、被試験デバイス（devices under test：被試験装置）（ＤＵＴ）アレイ（ＤＵＴ arrays）に関し、特に、半導体ウェハ（wafer）レベル・テスト（試験）に用いられるＤＵＴアレイ用のレイアウトに関する。
【背景技術】
【０００２】
半導体の作製、製造または組立て（fabrication）プロセス（処理）を評価しおよび／または制御するために、集積回路装置（デバイス）はテスト・デバイス（試験装置）としてウェハ上に作製（形成）される。これらのテスト・デバイスは、被試験デバイス（devices under test：被試験装置）（ＤＵＴ）と呼ばれる。典型的には、ＤＵＴがウェハ上に形成されたウェハはウェハ・テスタ（tester）内に配置される。ウェハ・テスタは、ウェハ上のＤＵＴ用のコンタクト・パッドと電気的コンタクト（接触、導体、接続）を形成する複数プローブのアレイ（array）を有する。次いで、ウェハ・テスタは、ＤＵＴの電気的テスト（試験）を実行する。
【０００３】
典型的には、ウェハ上の各ＤＵＴはそれに割り当てられた１つ以上のコンタクト・パッドを有する。従って、ウェハ上の全てのＤＵＴをテストするために、ウェハ・テスタは、ウェハ上の全てのＤＵＴのまたは複数のテスト・グループのＤＵＴの全てのコンタクト・パッドとコンタクトを一度（一回）で形成するのに充分な複数のプローブを有する。従って、ウェハ上のＤＵＴの数は、ウェハ・テスタを用いて適当な（妥当な）時間内にテストできるＤＵＴの数によって制限され得る。
【０００４】
今日では、種々のＤＵＴアレイが使用されている。例えば、駆動（ドライブ）電流の可変性を決定するためのＣＭＯＳデバイス・アレイが、Ohkawa, S.、Aoki, M., Masuda, H.、“Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array”（集積デバイス・マトリックス・アレイを用いたＬＳＩチップにおけるデバイス変動（変数）の分析および特徴付け）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 70-75, 2003に開示されている。ここで、この文献を参照により組み込む。しかし、このアレイにおいて、ＤＵＴは順次測定され、それは非常に遅い（slow）。また、例えば閾値電圧のような各デバイス・パラメータは、大きいアレイ・サイズのせいで測定できない。さらに、この方法（アプローチ）は、スクライブ線（scribe lines：画線、けがき線）に移植（port）することはできない。
【非特許文献１】Ohkawa, S.、Aoki, M., Masuda, H.、“Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 70-75, 2003
【０００５】
種々のＤＵＴの別のアレイが、Leffers, R.、Jacubiec, A.、“An Integrated Test Chip for Complete Characterization and Mounting of 0.25 um CMOS Technology that fits into five scribe line structures 150um by 5000um”（１５０μｍ×５０００μｍの５つのスクライブ線構造に収まる０．２５μｍＣＭＯＳ技術の完全な特徴付けおよび実装のための集積テスト・チップ）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 59-63, 2003に開示されている。ここで、この文献を参照により組み込む。しかし、このアレイは、或る複数のピンに接続された作動増幅器（operational amplifier）を有するカスタム（customized）プローブ・カードを必要とする。さらに、全ての測定は順次行われ、ソースとドレインの双方に必要なフォース（force：印加）およびセンス（検出）パッドが存在する。
【非特許文献２】Leffers, R.、Jacubiec, A.、“An Integrated Test Chip for Complete Characterization and Mounting of 0.25 um CMOS Technology that fits into five scribe line structures 150um by 5000um”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 59-63, 2003
【０００６】
複数ＣＭＯＳデバイスの別のアレイがQuarantelli, M.、Saxena, S.、Dragone, N.、Babcock, J. A.、Hess, C.、Mainehane, S.、Winters, S.、Chen, J.、Karbasi, H.、Guardiani, C.、“Characterization and Modeling of MOSFET Mismatch of a Deep Submicron Technology”（ディープ・サブミクロン技術のＭＯＳＦＥＴ不整合の特徴付けおよびモデル化）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Monterey (USA)、2003に開示されている。ここで、この文献を参照により組み込む。このアレイにおいて、ルーティング抵抗を大幅に増大させるドレイン経路上に選択デバイスが存在し、テスト時間を節減するために複数のデバイスを並列に測定する場合に顕著な（noticeable）電圧降下（低下）が生じるであろう。同様の制限が存在するＣＭＯＳデバイス・アレイが、Saxena, S.、Minehane, S.、Cheng, J.、Sengupta, M.、Hess, C.、Quarantelli, M.、Kramer, G. M.、Redford, M.、“Test Structures and Analysis Techniques for Estimation of the Impact of Layout on MOSFET Performance and Variability”（ＭＯＳＦＥＴの性能および変動性に与えるレイアウトの影響の評価のためのテスト構造および分析技術）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004に開示されている。ここで、この文献を参照により組み込む。さらに、これらのアレイは、望ましいであろうスクライブ線に収まることはない。
【非特許文献３】Quarantelli, M.、Saxena, S.、Dragone, N.、Babcock, J. A.、Hess, C.、Mainehane, S.、Winters, S.、Chen, J.、Karbasi, H.、Guardiani, C.、“Characterization and Modeling of MOSFET Mismatch of a Deep Submicron Technology”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Monterey (USA)、2003
【非特許文献４】Saxena, S.、Minehane, S.、Cheng, J.、Sengupta, M.、Hess, C.、Quarantelli, M.、Kramer, G. M.、Redford, M.、“Test Structures and Analysis Techniques for Estimation of the Impact of Layout on MOSFET Performance and Variability”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004
【０００７】
複数バイポーラ・デバイスのアレイが、Einfeld, J.、Schaper, U.、Kollmer, U.、Nelle, P.、Englisch, J.、Stecher, M.、“A New Test Circuit for the Matching Characterization of npn Bipolar Transistors”（ｎｐｎバイポーラ・トランジスタのマッチング（照合）特徴付けのための新しいテスト回路）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004に開示されている。ここで、この文献を参照により組み込む。このアレイにおいて、全てのＤＵＴピン（この場合、ベース、エミッタおよびコレクタ）に対する選択デバイスが存在し、各測定が順次実行され、それは非常に遅い（slow）プロセスである。
【非特許文献５】Einfeld, J.、Schaper, U.、Kollmer, U.、Nelle, P.、Englisch, J.、Stecher, M.、“A New Test Circuit for the Matching Characterization of npn Bipolar Transistors”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004
【０００８】
デバイスのパラメータ変動を決定するに用いられるＣＭＯＳの別のアレイが、Schaper, U.、Einfeld, J.、Sauerbrey, A.、“Parameter Variation on Chip Level”（チップ・レベルのパラメータ変動）Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 155-158, 2005に開示されている。ここで、この文献を参照により組み込む。このアレイにおいて、各トランジスタは、デコーダ（復号器）によってアドレスされ、個々に順次測定される。
【非特許文献６】Schaper, U.、Einfeld, J.、Sauerbrey, A.、“Parameter Variation on Chip Level”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 155-158
【０００９】
さらに、ＳＲＡＭまたはＲＯＭベースのアレイが、DeBord, J. R. D.、Grice, T.、Garcia, R.、Yeric, G.、Cohen, E.、Sutandi, A.、Garcia, J.、Grecen, G.、“Infrastructure for Successful BEOL Characterization and Yield Ramp at the 65nm Node and Below”（６５ｎｍおよびそれより小さいノードにおける成功するＢＥＯＬ特徴付けおよび歩留まりランプのためのインフラストラクチャ）Proc. IITC 2005に開示されている。ここで、この文献を参照により組み込む。しかし、これらのアレイは、駆動電流および閾値電圧のようなデバイス関連のパラメータの変動を抽出するのには用いられない。
【非特許文献７】DeBord, J. R. D.、Grice, T.、Garcia, R.、Yeric, G.、Cohen, E.、Sutandi, A.、Garcia, J.、Grecen, G.、“Infrastructure for Successful BEOL Characterization and Yield Ramp at the 65nm Node and Below”、Proc. IITC 2005
【発明の開示】
【００１０】
発明の概要
１つの典型例の実施形態において、ウェハ・テスト用に半導体ウェハ上に形成されるＤＵＴ（devices under test:被試験デバイス）用のレイアウトは、複数のＤＵＴからなる複数のＤＵＴの第１のアレイ（第１のＤＵＴアレイ）と、その第１のアレイに隣接して形成された第１のパッド・セット（組）とを含んでいる。その第１のパッド・セットは、ゲート・フォース（force：印加）パッド、ソース・パッドおよびドレイン・パッドを含んでいる。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのそのゲート・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのそのソース・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのそのドレイン・パッドに接続されている。
【００１１】
本出願は、図面とともに次の詳細な説明を参照することによって最も良く理解できる。図面において、同様の部分は同じ参照番号で示されている。
【発明を実施するための最良の形態】
【００１２】
本明細書においてデバイスおよび／または構造体を、絶対的および／または相対的方向または方位を用いて説明する。そのような方向および／または方位は、単なる典型例であり、簡潔な説明を助けるためのものであって、デバイスおよび／または構造体がどのように配置されるまたは形成されるかを決して限定するものではない、と理解すべきである。
【００１３】
図１を参照すると、１つの典型例の実施形態において、被試験デバイス（ＤＵＴ）の典型例のレイアウト１００が半導体ウェハ上の領域に作製、製造または組立て（fabricate）られる。この典型例の実施形態において、レイアウト１００は、行および列に配列されたＤＵＴアレイ１０２を含んでいる。図１は、４行８列に配列された３２個のＤＵＴを示しているが、ＤＵＴアレイ１０２は、単一の行または列を含めて、任意の数の行および列に配列された任意の数のＤＵＴを含むことができる、と認識すべきである。
【００１４】
また、レイアウト１００は、ＤＵＴアレイ１０２に隣接して形成されたパッド・セット（組）１０４を含んでいる。特に、この典型例の実施形態において、パッド・セット１０４は、ゲート・センス（検知）パッド１０６、ゲート・フォース（印加）パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２を含んでいる。ＤＵＴアレイ１０２における各ＤＵＴは、パッド・セット１０４のゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２に接続されている。以下でより詳しく説明するように、レイアウト１００は、ゲート・センス・パッド１０６なしで形成することもできる。従って、パッド・セット１０４は、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２だけを含んでいてもよい。
【００１５】
この典型例の実施形態において、パッド・セット１０４は、ＤＵＴアレイ１０２に隣接して横方向に形成されている。レイアウト１００は、２金属層のＦＥＯＬ（front end-of-line、ウェハ・プロセス・ラインの前半部）の短いフロー・プロセスを用いてウェハ上の領域に形成することができる。しかし、レイアウト１００は、種々のプロセスを用いて形成することができる、と認識すべきである。
【００１６】
レイアウト１００を形成した後、ＤＵＴアレイ１０２における各ＤＵＴは、ウェハ・テスタを用いてウェハ上で電気的にテスト（試験）される。特に、この典型例の実施形態において、そのウェハ・テスタ上の複数のプローブは、ゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２にコンタクト（接触）し、次いで個々に順番に（直列に）（individually in series）ＤＵＴアレイ１０２における各ＤＵＴをテストする。上述のように、レイアウト１００は、ゲート・センス・パッド１０６なしで形成することができる。この場合、ウェハ・テスタ上の複数のプローブは、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２にコンタクトし、次いで個々に順番にＤＵＴアレイ１０２における各ＤＵＴをテストする。この典型例の実施形態において、ＤＵＴアレイ１０２における各ＤＵＴは順次テストされる。しかし、ＤＵＴアレイ１０２における各ＤＵＴは、任意の所望の順序で個々に順番にテストすることもできる、と認識すべきである。
【００１７】
図２Ａおよび２Ｂを参照すると、別の典型例の実施形態において、複数のＤＵＴの典型例のレイアウト２００が、ＤＵＴアレイ１０２に隣接して形成されたパッド・セット１０４と共に形成されている。この典型例の実施形態において、レイアウト２００は、ＤＵＴアレイ１０２の上に垂直方向に隣接して形成されたパッド・アレイ１０４を含んでいる。特に、図２Ｂに示されているように、ＤＵＴアレイ１０２は、ウェハ上の１層中に形成されている。パッド・アレイ１０４は、ＤＵＴアレイ１０２が形成された層の上に積層されたウェハ上の別の層中に形成されている。また、図２Ｂにも示されているように、ＤＵＴアレイ１０２におけるＤＵＴと、パッド・アレイ１０４におけるゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２とを相互接続するために、ＤＵＴアレイ１０２およびパッド１０４が形成されるそれぞれの層の間に、任意の数の金属層２０２を形成することができる。
【００１８】
また、図２Ｂに示されているように、この典型例の実施形態において、ゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２は、ＤＵＴアレイ１０２における複数のＤＵＴにわたって（対して）整列した開孔（holes）２０４を含んでいる。開孔２０４は、整合および測定エラー（誤り）を生じさせ得るようにＤＵＴアレイ１０２における複数のＤＵＴをランダムにカバーする（覆う）ことを防止するために、ＤＵＴアレイ１０２におけるＤＵＴより大きくなるようサイズ（大きさ）が調整されている。また、金属層２０２は、ＤＵＴアレイ１０２における複数のＤＵＴをランダムにカバーするのを防止するようルーティング（経路形成、ルート形成）することができる。
【００１９】
図３は、ＤＵＴアレイ１０２の典型例のアドレスおよびルーティング方式（scheme：スキーム）を示している。この典型例の実施形態において、ＤＵＴアレイ１０２は、ＤＵＴアレイ１０２の左下の隅部（コーナ）からＤＵＴアレイ１０２の右上の隅部まで順次アドレスされる３２個のＤＵＴを含んでいる。しかし、種々のアドレス方式を用いてもよいと認識すべきである。
【００２０】
行デコーダ（復号器）３０２および列デコーダ３０４を用いて、ＤＵＴアレイ１０２における各ＤＵＴを個々にアドレスすることができる。この実施形態において、ＤＵＴアレイ１０２における各ＤＵＴは、ＤＵＴアレイ１０２における各ＤＵＴを個々にアドレスするために、行デコーダ３０２および列デコーダ３０４を用いてテストされる。例えば、行デコーダ３０２および列デコーダ３０４を用いて、ＤＵＴアレイ１０２におけるＤＵＴ（０）を最初にアドレスすることができる。次いで、パッド・アレイ１０４を用いてＤＵＴ（０）をテストすることができる。次いで、行デコーダ３０２および列デコーダ３０４を用いて、ＤＵＴアレイ１０２におけるＤＵＴ（１）をアドレスすることができる。次いで、パッド・アレイ１０４を用いてＤＵＴ（１）をテストすることができる。このような形態で、ＤＵＴ（２）〜ＤＵＴ（３１）を、行デコーダ３０２および列デコーダ３０４を用いて個々にアドレスし、次いでパッド・アレイ１０４を用いてテストすることができる。ＤＵＴアレイ１０２における各ＤＵＴは、この例において順次アドレスされてテストされるが、それらＤＵＴは任意の所望の順序でアドレスしてテストすることができる、と認識すべきである。
【００２１】
図４は、ソース・パッド１１０、ドレイン・パッド１１２、ゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続された一個のＤＵＴ４０２を示している。単なる例として、ＤＵＴ４０２は、ＮＭＯＳトランジスタとして示されている。しかし、ＤＵＴ４０２は種々のタイプ（型）のデバイスとすることができる、と認識すべきである。
【００２２】
図４は、以下でより詳しく説明するようにそれぞれの（複数の）ツリー・ルーティング構造体を通してソース・パッド１１０およびドレイン・パッド１１２にそれぞれ接続されたＤＵＴ４０２のソースおよびドレインを示している。この典型例の実施形態において、特定のＤＵＴアレイにおける全てのＤＵＴのソースは、以下でより詳しく説明するように、並列に１つのソース・ツリー・ルーティング構造体（tree routing structure）を通してソース・パッド１１０に接続される。さらに、特定のＤＵＴアレイにおける全てのＤＵＴのドレインは、以下でより詳しく説明するように、並列に１つのドレイン・ツリー・ルーティング構造体を通してドレイン・パッド１１２に接続される。従って、電気的テストの期間において、ソース・パッド１１０およびドレイン・パッド１１２とコンタクト（接触）している複数のプローブは、１度で（at a time）、ＤＵＴアレイにおける全てのＤＵＴに信号を送信しその全てのＤＵＴから信号を受信することができる。
【００２３】
また、図４は、選択回路４００を通してゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続されたＤＵＴ４０２のゲートを示している。この典型例の実施形態において、特定のＤＵＴアレイにおける全てのＤＵＴのゲートは、選択回路４００を通してゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続されている。従って、電気的テストの期間において、ゲート・フォース・パッド１０８およびゲート・センス・パッド１０６とコンタクト（接触）している複数のプローブは、選択回路４００を通してＤＵＴアレイにおける１つのＤＵＴに１度に（at a time）接続される。次いで、ＤＵＴアレイにおける各ＤＵＴがテストのために選択される。上述のように、ゲート・センス・パッド１０６は、幾つかの適用例（アプリケーション）においてなくすことができ、例えばゲート漏出（リーク）が無視できるときになくすことができる。
【００２４】
ＤＵＴアレイにおける各ＤＵＴをテストするために、選択回路４００を用いて、行および列（row and column）選択信号によってアドレスされる各ＤＵＴを選択する。図４に示されているように、選択回路４００は、行選択信号および列選択信号を受信する選択ロジック（論理）４０６を含んでいる。従って、選択回路４００は、その特定のＤＵＴをテストするために、ＤＵＴアレイにおける特定のＤＵＴのゲートをゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続する。また、図４に示されているように、ＤＵＴ４０２のゲートの非選択時にＤＵＴ４０２をターンオフ状態に保つプルダウン・トランジスタ４０４に接続される。ＤＵＴ４０２の極性に応じて、その代わりにプルダウン・トランジスタを用いてもよいことに留意すべきである。
【００２５】
この典型例の実施形態において、選択回路４００は、また、ＤＵＴアレイにおけるＤＵＴのオフ状態（condition）を測定するために、ＤＵＴアレイにおける全てのＤＵＴをターンオフするモードを含んでいる。このモードを呼び出すために、グローバル（全、帯域的）イネーブル信号を列デコーダ３０４（図３）に供給（接続、結合）することができる。例えば、グローバル・イネーブル・ピンが接地点に結合されたとき、列デコーダ３０４（図３）の出力を強制的にゼロ（０）に設定することによって、全てのＤＵＴがターンオフされる。次いで、オフ状態電流（Ｉoff）測定（測定値）が、ＤＵＴアレイにおけるそれらのＤＵＴについて得られる。
【００２６】
図５Ａは、ＤＵＴ４０２用の典型例のルーティング接続を示している。図５Ａに示されているように、ＤＵＴ４０２はセル５０２内に配置されている。この典型例の実施形態において、第１のＬ字型ルーティング構造体５０４がセル５０２の第１の隅部（コーナ）に配置されている。図５Ａに示されているように、第１のＬ字型ルーティング構造体５０４はＤＵＴ４０２のドレインに接続されている。第２のＬ字型ルーティング構造体５０６が、セル５０２の第２の隅部に配置されている。図５Ａに示されているように、第２のＬ字型ルーティング構造体５０６はＤＵＴ４０２のソースに接続されている。第３のＬ字型ルーティング構造体５０８がセル５０２の第３の隅部に配置されている。図５Ａに示されているように、第３のＬ字型ルーティング構造体５０８はＤＵＴ４０２のゲートに接続されている。第４のＬ字型ルーティング構造体５１０がセル５０２の第４の隅部に配置されている。図５に示されているように、第４のＬ字型ルーティング構造体５１０はＤＵＴ４０２のウェル（well：井戸）に接続されている。図５Ｂに示されているように、同じルーティング接続を使用しつつ、ＤＵＴ４０２を９０度回転させることができる。
【００２７】
図６は、ＤＵＴアレイにおける複数のＤＵＴのドレインおよびソースを共に並列に接続する典型例のツリー・ルーティング構造体を示している。この典型例の実施形態において、複数のＤＵＴのドレインを、ドレイン・ツリー・ルーティング構造体６０２を用いて共に並列に接続し、複数のＤＵＴのソースを、ソース・ツリー・ルーティング構造体６０４を用いて共に並列に接続する。
【００２８】
図６に示されているように、隣接する２つのＤＵＴのドレインを、ドレイン・ツリー・ルーティング構造体６０２の１つの分枝（ブランチ）を用いて共に並列に接続する。例えば、ＤＵＴ４０２（０）のドレインがセル５０２（０）の隅部に配置されたＬ字型ルーティング構造体５０４（０）に接続され、ＤＵＴ４０２（１）のドレインがセル５０２（１）の隅部に配置されたＬ字型ルーティング構造体５０４（１）に接続されている、と仮定する。図６に示されているように、ドレイン・ツリー・ルーティング構造体６０２の第１の階層（hierarchy）における分枝６０４（０）は、ＤＵＴ４０２（０）およびＤＵＴ４０２（１）のドレインを共に並列に接続する。特に、分枝６０４（０）は、Ｌ字型ルーティング構造体５０４（０）に接続されたセグメント６０６（０）と、Ｌ字型ルーティング構造体５０４（１）に接続されたセグメント６０６（１）とを含んでいる。この典型例の実施形態において、分枝６０４（０）のセグメント６０６（０）および６０６（１）は電気的に平衡状態に（バランス）される。例えば、セグメント６０６（０）および６０６（１）の寸法（dimensions）および電気的特性は同じにできる。同様の形態で、ドレイン・ツリー・ルーティング構造体６０２の第１の階層における別の分枝６０４（１）は、ＤＵＴ４０２（２）およびＤＵＴ４０２（３）のドレインを共に並列に接続する。
【００２９】
図６に示されているように、ドレイン・ツリー・ルーティング構造体６０２の第２の階層における分枝６０８（０）は、分枝６０４（０）および６０４（１）を共に並列に接続して、ＤＵＴ４０２（０）、４０２（１）、４０２（２）およびＤＵＴ４０２（３）のドレインを共に並列に接続する。特に、分枝６０８（０）は、分枝６０４（０）に接続されたセグメント６１０（０）と、分枝６０４（１）に接続されたセグメント６１０（１）とを含んでいる。この典型例の実施形態において、セグメント６１０（０）および６１０（１）は電気的に平衡状態に（バランス）される。例えば、セグメント６１０（０）および６１０（１）の寸法および電気的特性は同じにできる。この形態で、任意の数のＤＵＴのドレインを、ドレイン・ツリー・ルーティング構造体６０２の適切な数の分枝および階層を用いて、共に並列に接続することができる。
【００３０】
図６に示されているように、隣接する２つのＤＵＴのソースを、ソース・ツリー・ルーティング構造体６０４の１つの分枝を用いて共に並列に接続する。例えば、ＤＵＴ４０２（０）のソースがセル５０２（０）の隅部に配置されたＬ字型ルーティング構造体５０６（０）に接続され、ＤＵＴ４０２（１）のソースがセル５０２（１）の隅部に配置されたＬ字型ルーティング構造体５０６（１）に接続されている、と仮定する。図６に示されているように、ソース・ツリー・ルーティング構造体６０４の第１の階層（hierarchy）における分枝６１２（０）は、ＤＵＴ４０２（０）およびＤＵＴ４０２（１）のソースを共に並列に接続する。特に、分枝６１２（０）は、Ｌ字型ルーティング構造体５０６（０）に接続されたセグメント６１４（０）と、Ｌ字型ルーティング構造体５０６（１）に接続されたセグメント６１４（１）とを含んでいる。この典型例の実施形態において、分枝６１２（０）のセグメント６１４（０）および６１４（１）は電気的に平衡状態に（バランス）される。例えば、セグメント６１４（０）および６１４（１）の寸法および電気的特性は同じにできる。同様の形態で、ソース・ツリー・ルーティング構造体６０４の第１の階層における別の分枝６１２（１）は、ＤＵＴ４０２（２）およびＤＵＴ４０２（３）のソースを共に並列に接続する。
【００３１】
図６に示されているように、ソース・ツリー・ルーティング構造体６０４の第２の階層における分枝６１０（０）は、分枝６１２（０）および６１２（１）を共に並列に接続して、ＤＵＴ４０２（０）、４０２（１）、４０２（２）およびＤＵＴ４０２（３）のソースを共に並列に接続する。特に、分枝６１６（０）は、分枝６１２（０）に接続されたセグメント６１８（０）と、分枝６１２（１）に接続されたセグメント６１８（１）とを含んでいる。この典型例の実施形態において、セグメント６１８（０）および６１８（１）は電気的に平衡状態（にバランス）される。例えば、セグメント６１８（０）および６１８（１）の寸法および電気的特性は同じにできる。この形態で、任意の数のＤＵＴのソースを、ソース・ツリー・ルーティング構造体６０４の適切な数の分枝および階層を用いて、共に並列に接続することができる。
【００３２】
このように、この典型例の実施形態において、ＤＵＴアレイにおける１行の複数のＤＵＴにおける各ＤＵＴのドレインは、ドレイン・ツリー・ルーティング構造体６０２の第１の階層において共に並列に接続される。同様に、ＤＵＴアレイにおける１行の複数のＤＵＴにおける各ＤＵＴのソースは、ソース・ツリー・ルーティング構造体６０４の第１の階層において共に並列に接続される。
【００３３】
図７は、ＤＵＴアレイにおける積層された複数行のＤＵＴを示している。図７に示されているように、複数行のＤＵＴのドレイン・ツリー・ルーティング構造体６０２は、共に並列に一側部の垂直ドレイン・ツリー７０２に接続される。複数行のＤＵＴのソース・ツリー・ルーティング構造体６０４は、共に並列に別の側部の垂直ソース・ツリー７０４に接続される。図７において、垂直ドレイン・ツリー７０２は左側にあるように示され、垂直ソース・ツリー７０４は右側にあるように示されている。上述のように、これらの方位は、相対的であり、垂直ドレイン・ツリー７０２および垂直ソース・ツリー７０４の位置は入れ替えることができる。
【００３４】
また、図７は、ＤＵＴアレイにおける複数の列のＤＵＴの間に垂直に走る（伸びる）各ルーティング・ライン（線）７０６を示している。この実施形態において、ルーティング・ライン７０６は、電力供給（給電）、ゲート・フォース、ゲート・センスおよび選択の各信号を伝送（搬送）することができる。
【００３５】
図８を参照すると、別の典型例の実施形態において、複数のＤＵＴアレイの間に配置された制御ロジック用の複数のパッドからなるパッド・セット８０２を有する典型例のパッド・フレーム８００が作製されている。この典型例の実施形態において、パッド・フレーム８００は、パッド・セット８０２の一側部に配置された５つのＤＵＴアレイ１０２に対する（用の）５つのパッド・セット１０４のスーパーセット（superset：上位集合）８０４と、パッド・セット８０２の別の側部に配置された５つのＤＵＴアレイに対する（用の）５つのパッド・セット１０４のスーパーセット８０６とを含んでいる。
【００３６】
この典型例の実施形態において、スーパーセット８０４および８０６に対応するそれぞれのＤＵＴアレイの複数のＤＵＴは、実行されるべき２つのタイプの実験を表す様々な異なるタイプのＤＵＴである。例えば、スーパーセット８０４に対応するそれぞれのＤＵＴアレイの複数のＤＵＴはＮＭＯＳタイプ（型）のＤＵＴであり、一方、スーパーセット８０６に対応するそれぞれのＤＵＴアレイの複数のＤＵＴはＰＭＯＳタイプ（型）のＤＵＴである。スーパーセット８０４および８０６は、任意の数の異なるタイプのＤＵＴを有する任意の数のＤＵＴアレイ１０２に対応し得る、と認識すべきである。
【００３７】
図８に示されているように、パッド・セット８０２およびスーパーセット８０４および８０６は、直線状に配置することができる。この典型例の実施形態において、パッド・フレーム８００は、約４ｍｍの高さ８０８、および約６０μ（ミクロン）の幅８１０を有する。しかし、パッド・フレーム８００は種々の寸法を有することができる、と認識すべきである。
【００３８】
この典型例の実施形態において、パッド・フレーム８００は、ウェハ上の複数のＩＣダイ（dice）相互間のスクライブ線に形成される。パッド・フレーム８００およびＩＣダイはＩＣ作製ラインを用いてウェハ上に形成される。ウェハ上にパッド・フレーム８００およびＩＣダイが形成された後、スクライブ線におけるパッド・フレーム８００のそれぞれのＤＵＴアレイにおけるＤＵＴがテストされる。ＤＵＴがテストされた後、各ＩＣダイはスクライブ線に沿ってダイスカット（dice：さいの目に切る）される。次いで、それらのＩＣチップはパッケージされる。しかし、パッド・フレーム８００は、ウェハ上の任意の領域に形成することができる、と認識すべきである。
【００３９】
図９は、パッド・フレーム８００の一部分をより詳しく示している。特に、図９は、一側部の１つのパッド・セット１０４と別の側部の別のパッド・セット１０４の間に配置された８つのパッドを有するパッド・セット８０２を示している。また、図９に示されているように、パッド・セット１０４は４つのパッドを含み、各パッドはそのパッドの下に配置された８つのＤＵＴを有する。従って、各パッド・セット１０４は３２個のＤＵＴの上に配置されている。
【００４０】
図１０は、パッド・フレーム８００の一部の断面を示している。図１０に示されているように、パッド・フレーム８００の複数のパッド１００２は、ＤＵＴアレイ１０２および制御ロジック１００４の上に形成されている。特に、図１０に示されているように、ＤＵＴアレイ１０２および制御ロジック１００４がウェハ上の１つの層中に形成されている。パッド１００２は、ＤＵＴアレイ１０２および制御ロジック１００４が形成された層の上のウェハ上の別の層中に形成される。また、図１０にも示されているように、複数のＤＵＴアレイ１０２におけるＤＵＴ、制御ロジック１００４およびパッド１００２を相互接続するために、ＤＵＴアレイ１０２および制御ロジック１００４が形成されている層と、パッド１００２が形成されている層との間に、任意の数の金属層２０２を形成することができる。
【００４１】
図１１は、パッド・フレーム８００用の典型例のパッド・マッピング（写像）を示している。この典型例の実施形態において、パッド・フレーム８００は５０個のパッドを含んでいる。図１１に示されているように、パッド２２〜２９は、パッド・フレーム８００におけるＤＵＴアレイへ電力および制御信号を供給するようマッピングされる。パッド１８〜２１は、第１のＤＵＴアレイ用のパッド・セットに対応する。パッド１４〜１７は、第２のＤＵＴアレイ用のパッド・セットに対応する。パッド１０〜１３は、第３のＤＵＴアレイ用のパッド・セットに対応する。パッド６〜９は、第４のＤＵＴアレイ用のパッド・セットに対応する。パッド２〜５は、第５のＤＵＴアレイ用のパッド・セットに対応する。パッド３０〜３３は、第６のＤＵＴアレイ用のパッド・セットに対応する。パッド３４〜３７は、第７のＤＵＴアレイ用のパッド・セットに対応する。パッド３８〜４１は、第８のＤＵＴアレイ用のパッド・セットに対応する。パッド４２〜４５は、第９のＤＵＴアレイ用のパッド・セットに対応する。パッド４６〜４９は、第１０のＤＵＴアレイに対応する。上述のように、この典型例の実施形態において、第１〜第５のＤＵＴアレイ（パッド・フレーム８００のパッド２〜２１）がＮＭＯＳのＤＵＴに用いられ、第６〜第１０のＤＵＴアレイ（パッド・フレーム８００のパッド３０〜４９）がＰＭＯＳのＤＵＴに用いられる。
【００４２】
図１０を参照すると、制御ロジック１００４は、ＤＵＴアレイにおける各ＤＵＴを個々に順番にテストするよう構成されている。この典型例の実施形態において、制御ロジックは、パッド・フレーム８００の全てのＤＵＴアレイ１０２を並列にテストするよう構成されている。従って、１０個のＤＵＴ（パッド・フレーム８００の第１〜第１０のＤＵＴアレイの各々からの１つのＤＵＴ）が並列に一度でテストされる。さらに、この典型例の実施形態において、パッド・フレーム８００の第１〜第１０のＤＵＴアレイの各々における同じアレイ位置における複数のＤＵＴが一度でテストされる。
【００４３】
例えば、パッド・フレーム８００の第１〜第１０のＤＵＴアレイの各々におけるＤＵＴが、図３に示された形態で配置されアドレスされる。従って、この典型例の実施形態において、図３を参照すると、パッド・フレーム８００（図１０）の第１〜第１０のＤＵＴアレイの各々におけるそれぞれのＤＵＴ（０）が、並列に一度にテストされる。それらＤＵＴ（０）がテストされた後、パッド・フレーム８００（図１０）の第１〜第１０のＤＵＴアレイの各々におけるＤＵＴ（１）が、並列に一度にテストされる。上述のように、パッド・フレーム８００（図１０）のそれらのＤＵＴアレイにおけるそれぞれのＤＵＴが、任意の所望の順序で個々に順番にテストできる、と認識すべきである。
【００４４】
図１０を再び参照すると、この典型例の実施形態において、パッド・フレーム８００のパッド１およびパッド５０（図１１）は、ソースおよびドレイン抵抗を測定するために用いられる較正（calibration）パッドとして用いられる。特に、図４を参照すると、ソース抵抗は測定点４０８において測定でき、ドレイン抵抗は測定点４１０において測定できる。図１１を参照すると、パッド１および５０は機能のないパッド（non-functional pads）として残されている、と認識すべきである。
【００４５】
図１０を参照すると、この典型例の実施形態において、制御ロジック１００４は、テスト用のＤＵＴアレイ１０２における個々のＤＵＴを選択するための選択回路４００（図４）の一部を含むことができる。特に、ロジック１００４は、選択回路４００（図４）のグローバル部分を含んでいる。図７を参照すると、選択回路４００（図４）のローカル（局所）部分は、各ＤＵＴに隣接して配置されたローカル・ロジック７０８に配置されている。
【００４６】
典型例の実施形態について説明したが、本発明の精神および／または範囲から逸脱することなく種々の変形を行うことができる。従って、本発明は、図面に示され上述の説明における具体的形態に限定して解釈されるべきでない。
【図面の簡単な説明】
【００４７】
【図１】図１は、１つの典型例の実施形態による被試験デバイス（ＤＵＴ）の典型例のレイアウトを示している。
【図２】図２Ａは、別の典型例の実施形態による被試験デバイスの別の典型例のレイアウトを示している。図２Ｂは、図２Ａの側部断面図を示している。
【図３】図３は、被試験デバイスのアレイ用の典型例のアドレスおよびルーティング方式を示している。
【図４】図４は、被試験デバイス用の典型例のコア構成を示している。
【図５】図５Ａおよび５Ｂは、被試験デバイス用の典型例のルーティング接続を示している。
【図６】図６は、被試験デバイス用の典型例のツリー・ルーティング構造体を示している。
【図７】図７は、ツリー・ルーティング構造体に接続された被試験デバイスの複数の行を示している。
【図８】図８は、典型例の実施形態による典型例のパッド・フレームを示している。
【図９】図９は、図８に示したパッド・フレームの一部分を示している。
【図１０】図１０は、図９の断面を示している。
【図１１】図１１は、パッド・フレームの典型例のパッド・マッピングを示している。
【符号の説明】
【００４８】
１００ レイアウト
１０２ ＤＵＴアレイ
１０４ パッド・セット
１０６ ゲート・センス・パッド
１０８ ゲート・フォース・パッド
１１０ ソース・パッド
１１２ ドレイン・パッド
【技術分野】
【０００１】
本発明は、一般的には、被試験デバイス（devices under test：被試験装置）（ＤＵＴ）アレイ（ＤＵＴ arrays）に関し、特に、半導体ウェハ（wafer）レベル・テスト（試験）に用いられるＤＵＴアレイ用のレイアウトに関する。
【背景技術】
【０００２】
半導体の作製、製造または組立て（fabrication）プロセス（処理）を評価しおよび／または制御するために、集積回路装置（デバイス）はテスト・デバイス（試験装置）としてウェハ上に作製（形成）される。これらのテスト・デバイスは、被試験デバイス（devices under test：被試験装置）（ＤＵＴ）と呼ばれる。典型的には、ＤＵＴがウェハ上に形成されたウェハはウェハ・テスタ（tester）内に配置される。ウェハ・テスタは、ウェハ上のＤＵＴ用のコンタクト・パッドと電気的コンタクト（接触、導体、接続）を形成する複数プローブのアレイ（array）を有する。次いで、ウェハ・テスタは、ＤＵＴの電気的テスト（試験）を実行する。
【０００３】
典型的には、ウェハ上の各ＤＵＴはそれに割り当てられた１つ以上のコンタクト・パッドを有する。従って、ウェハ上の全てのＤＵＴをテストするために、ウェハ・テスタは、ウェハ上の全てのＤＵＴのまたは複数のテスト・グループのＤＵＴの全てのコンタクト・パッドとコンタクトを一度（一回）で形成するのに充分な複数のプローブを有する。従って、ウェハ上のＤＵＴの数は、ウェハ・テスタを用いて適当な（妥当な）時間内にテストできるＤＵＴの数によって制限され得る。
【０００４】
今日では、種々のＤＵＴアレイが使用されている。例えば、駆動（ドライブ）電流の可変性を決定するためのＣＭＯＳデバイス・アレイが、Ohkawa, S.、Aoki, M., Masuda, H.、“Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array”（集積デバイス・マトリックス・アレイを用いたＬＳＩチップにおけるデバイス変動（変数）の分析および特徴付け）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 70-75, 2003に開示されている。ここで、この文献を参照により組み込む。しかし、このアレイにおいて、ＤＵＴは順次測定され、それは非常に遅い（slow）。また、例えば閾値電圧のような各デバイス・パラメータは、大きいアレイ・サイズのせいで測定できない。さらに、この方法（アプローチ）は、スクライブ線（scribe lines：画線、けがき線）に移植（port）することはできない。
【非特許文献１】Ohkawa, S.、Aoki, M., Masuda, H.、“Analysis and Characterization of Device Variations in an LSI Chip Using an Integrated Device Matrix Array”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 70-75, 2003
【０００５】
種々のＤＵＴの別のアレイが、Leffers, R.、Jacubiec, A.、“An Integrated Test Chip for Complete Characterization and Mounting of 0.25 um CMOS Technology that fits into five scribe line structures 150um by 5000um”（１５０μｍ×５０００μｍの５つのスクライブ線構造に収まる０．２５μｍＣＭＯＳ技術の完全な特徴付けおよび実装のための集積テスト・チップ）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 59-63, 2003に開示されている。ここで、この文献を参照により組み込む。しかし、このアレイは、或る複数のピンに接続された作動増幅器（operational amplifier）を有するカスタム（customized）プローブ・カードを必要とする。さらに、全ての測定は順次行われ、ソースとドレインの双方に必要なフォース（force：印加）およびセンス（検出）パッドが存在する。
【非特許文献２】Leffers, R.、Jacubiec, A.、“An Integrated Test Chip for Complete Characterization and Mounting of 0.25 um CMOS Technology that fits into five scribe line structures 150um by 5000um”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 59-63, 2003
【０００６】
複数ＣＭＯＳデバイスの別のアレイがQuarantelli, M.、Saxena, S.、Dragone, N.、Babcock, J. A.、Hess, C.、Mainehane, S.、Winters, S.、Chen, J.、Karbasi, H.、Guardiani, C.、“Characterization and Modeling of MOSFET Mismatch of a Deep Submicron Technology”（ディープ・サブミクロン技術のＭＯＳＦＥＴ不整合の特徴付けおよびモデル化）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Monterey (USA)、2003に開示されている。ここで、この文献を参照により組み込む。このアレイにおいて、ルーティング抵抗を大幅に増大させるドレイン経路上に選択デバイスが存在し、テスト時間を節減するために複数のデバイスを並列に測定する場合に顕著な（noticeable）電圧降下（低下）が生じるであろう。同様の制限が存在するＣＭＯＳデバイス・アレイが、Saxena, S.、Minehane, S.、Cheng, J.、Sengupta, M.、Hess, C.、Quarantelli, M.、Kramer, G. M.、Redford, M.、“Test Structures and Analysis Techniques for Estimation of the Impact of Layout on MOSFET Performance and Variability”（ＭＯＳＦＥＴの性能および変動性に与えるレイアウトの影響の評価のためのテスト構造および分析技術）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004に開示されている。ここで、この文献を参照により組み込む。さらに、これらのアレイは、望ましいであろうスクライブ線に収まることはない。
【非特許文献３】Quarantelli, M.、Saxena, S.、Dragone, N.、Babcock, J. A.、Hess, C.、Mainehane, S.、Winters, S.、Chen, J.、Karbasi, H.、Guardiani, C.、“Characterization and Modeling of MOSFET Mismatch of a Deep Submicron Technology”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Monterey (USA)、2003
【非特許文献４】Saxena, S.、Minehane, S.、Cheng, J.、Sengupta, M.、Hess, C.、Quarantelli, M.、Kramer, G. M.、Redford, M.、“Test Structures and Analysis Techniques for Estimation of the Impact of Layout on MOSFET Performance and Variability”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004
【０００７】
複数バイポーラ・デバイスのアレイが、Einfeld, J.、Schaper, U.、Kollmer, U.、Nelle, P.、Englisch, J.、Stecher, M.、“A New Test Circuit for the Matching Characterization of npn Bipolar Transistors”（ｎｐｎバイポーラ・トランジスタのマッチング（照合）特徴付けのための新しいテスト回路）、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004に開示されている。ここで、この文献を参照により組み込む。このアレイにおいて、全てのＤＵＴピン（この場合、ベース、エミッタおよびコレクタ）に対する選択デバイスが存在し、各測定が順次実行され、それは非常に遅い（slow）プロセスである。
【非特許文献５】Einfeld, J.、Schaper, U.、Kollmer, U.、Nelle, P.、Englisch, J.、Stecher, M.、“A New Test Circuit for the Matching Characterization of npn Bipolar Transistors”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、Hyogo (Japan)、2004
【０００８】
デバイスのパラメータ変動を決定するに用いられるＣＭＯＳの別のアレイが、Schaper, U.、Einfeld, J.、Sauerbrey, A.、“Parameter Variation on Chip Level”（チップ・レベルのパラメータ変動）Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 155-158, 2005に開示されている。ここで、この文献を参照により組み込む。このアレイにおいて、各トランジスタは、デコーダ（復号器）によってアドレスされ、個々に順次測定される。
【非特許文献６】Schaper, U.、Einfeld, J.、Sauerbrey, A.、“Parameter Variation on Chip Level”、Proc. International Conference on Microelectronic Test Structures (ICMTS)、pp 155-158
【０００９】
さらに、ＳＲＡＭまたはＲＯＭベースのアレイが、DeBord, J. R. D.、Grice, T.、Garcia, R.、Yeric, G.、Cohen, E.、Sutandi, A.、Garcia, J.、Grecen, G.、“Infrastructure for Successful BEOL Characterization and Yield Ramp at the 65nm Node and Below”（６５ｎｍおよびそれより小さいノードにおける成功するＢＥＯＬ特徴付けおよび歩留まりランプのためのインフラストラクチャ）Proc. IITC 2005に開示されている。ここで、この文献を参照により組み込む。しかし、これらのアレイは、駆動電流および閾値電圧のようなデバイス関連のパラメータの変動を抽出するのには用いられない。
【非特許文献７】DeBord, J. R. D.、Grice, T.、Garcia, R.、Yeric, G.、Cohen, E.、Sutandi, A.、Garcia, J.、Grecen, G.、“Infrastructure for Successful BEOL Characterization and Yield Ramp at the 65nm Node and Below”、Proc. IITC 2005
【発明の開示】
【００１０】
発明の概要
１つの典型例の実施形態において、ウェハ・テスト用に半導体ウェハ上に形成されるＤＵＴ（devices under test:被試験デバイス）用のレイアウトは、複数のＤＵＴからなる複数のＤＵＴの第１のアレイ（第１のＤＵＴアレイ）と、その第１のアレイに隣接して形成された第１のパッド・セット（組）とを含んでいる。その第１のパッド・セットは、ゲート・フォース（force：印加）パッド、ソース・パッドおよびドレイン・パッドを含んでいる。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのそのゲート・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのそのソース・パッドに接続されている。第１のアレイにおけるそれらＤＵＴの各々は、その第１のパッド・セットのそのドレイン・パッドに接続されている。
【００１１】
本出願は、図面とともに次の詳細な説明を参照することによって最も良く理解できる。図面において、同様の部分は同じ参照番号で示されている。
【発明を実施するための最良の形態】
【００１２】
本明細書においてデバイスおよび／または構造体を、絶対的および／または相対的方向または方位を用いて説明する。そのような方向および／または方位は、単なる典型例であり、簡潔な説明を助けるためのものであって、デバイスおよび／または構造体がどのように配置されるまたは形成されるかを決して限定するものではない、と理解すべきである。
【００１３】
図１を参照すると、１つの典型例の実施形態において、被試験デバイス（ＤＵＴ）の典型例のレイアウト１００が半導体ウェハ上の領域に作製、製造または組立て（fabricate）られる。この典型例の実施形態において、レイアウト１００は、行および列に配列されたＤＵＴアレイ１０２を含んでいる。図１は、４行８列に配列された３２個のＤＵＴを示しているが、ＤＵＴアレイ１０２は、単一の行または列を含めて、任意の数の行および列に配列された任意の数のＤＵＴを含むことができる、と認識すべきである。
【００１４】
また、レイアウト１００は、ＤＵＴアレイ１０２に隣接して形成されたパッド・セット（組）１０４を含んでいる。特に、この典型例の実施形態において、パッド・セット１０４は、ゲート・センス（検知）パッド１０６、ゲート・フォース（印加）パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２を含んでいる。ＤＵＴアレイ１０２における各ＤＵＴは、パッド・セット１０４のゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２に接続されている。以下でより詳しく説明するように、レイアウト１００は、ゲート・センス・パッド１０６なしで形成することもできる。従って、パッド・セット１０４は、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２だけを含んでいてもよい。
【００１５】
この典型例の実施形態において、パッド・セット１０４は、ＤＵＴアレイ１０２に隣接して横方向に形成されている。レイアウト１００は、２金属層のＦＥＯＬ（front end-of-line、ウェハ・プロセス・ラインの前半部）の短いフロー・プロセスを用いてウェハ上の領域に形成することができる。しかし、レイアウト１００は、種々のプロセスを用いて形成することができる、と認識すべきである。
【００１６】
レイアウト１００を形成した後、ＤＵＴアレイ１０２における各ＤＵＴは、ウェハ・テスタを用いてウェハ上で電気的にテスト（試験）される。特に、この典型例の実施形態において、そのウェハ・テスタ上の複数のプローブは、ゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２にコンタクト（接触）し、次いで個々に順番に（直列に）（individually in series）ＤＵＴアレイ１０２における各ＤＵＴをテストする。上述のように、レイアウト１００は、ゲート・センス・パッド１０６なしで形成することができる。この場合、ウェハ・テスタ上の複数のプローブは、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２にコンタクトし、次いで個々に順番にＤＵＴアレイ１０２における各ＤＵＴをテストする。この典型例の実施形態において、ＤＵＴアレイ１０２における各ＤＵＴは順次テストされる。しかし、ＤＵＴアレイ１０２における各ＤＵＴは、任意の所望の順序で個々に順番にテストすることもできる、と認識すべきである。
【００１７】
図２Ａおよび２Ｂを参照すると、別の典型例の実施形態において、複数のＤＵＴの典型例のレイアウト２００が、ＤＵＴアレイ１０２に隣接して形成されたパッド・セット１０４と共に形成されている。この典型例の実施形態において、レイアウト２００は、ＤＵＴアレイ１０２の上に垂直方向に隣接して形成されたパッド・アレイ１０４を含んでいる。特に、図２Ｂに示されているように、ＤＵＴアレイ１０２は、ウェハ上の１層中に形成されている。パッド・アレイ１０４は、ＤＵＴアレイ１０２が形成された層の上に積層されたウェハ上の別の層中に形成されている。また、図２Ｂにも示されているように、ＤＵＴアレイ１０２におけるＤＵＴと、パッド・アレイ１０４におけるゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２とを相互接続するために、ＤＵＴアレイ１０２およびパッド１０４が形成されるそれぞれの層の間に、任意の数の金属層２０２を形成することができる。
【００１８】
また、図２Ｂに示されているように、この典型例の実施形態において、ゲート・センス・パッド１０６、ゲート・フォース・パッド１０８、ソース・パッド１１０およびドレイン・パッド１１２は、ＤＵＴアレイ１０２における複数のＤＵＴにわたって（対して）整列した開孔（holes）２０４を含んでいる。開孔２０４は、整合および測定エラー（誤り）を生じさせ得るようにＤＵＴアレイ１０２における複数のＤＵＴをランダムにカバーする（覆う）ことを防止するために、ＤＵＴアレイ１０２におけるＤＵＴより大きくなるようサイズ（大きさ）が調整されている。また、金属層２０２は、ＤＵＴアレイ１０２における複数のＤＵＴをランダムにカバーするのを防止するようルーティング（経路形成、ルート形成）することができる。
【００１９】
図３は、ＤＵＴアレイ１０２の典型例のアドレスおよびルーティング方式（scheme：スキーム）を示している。この典型例の実施形態において、ＤＵＴアレイ１０２は、ＤＵＴアレイ１０２の左下の隅部（コーナ）からＤＵＴアレイ１０２の右上の隅部まで順次アドレスされる３２個のＤＵＴを含んでいる。しかし、種々のアドレス方式を用いてもよいと認識すべきである。
【００２０】
行デコーダ（復号器）３０２および列デコーダ３０４を用いて、ＤＵＴアレイ１０２における各ＤＵＴを個々にアドレスすることができる。この実施形態において、ＤＵＴアレイ１０２における各ＤＵＴは、ＤＵＴアレイ１０２における各ＤＵＴを個々にアドレスするために、行デコーダ３０２および列デコーダ３０４を用いてテストされる。例えば、行デコーダ３０２および列デコーダ３０４を用いて、ＤＵＴアレイ１０２におけるＤＵＴ（０）を最初にアドレスすることができる。次いで、パッド・アレイ１０４を用いてＤＵＴ（０）をテストすることができる。次いで、行デコーダ３０２および列デコーダ３０４を用いて、ＤＵＴアレイ１０２におけるＤＵＴ（１）をアドレスすることができる。次いで、パッド・アレイ１０４を用いてＤＵＴ（１）をテストすることができる。このような形態で、ＤＵＴ（２）〜ＤＵＴ（３１）を、行デコーダ３０２および列デコーダ３０４を用いて個々にアドレスし、次いでパッド・アレイ１０４を用いてテストすることができる。ＤＵＴアレイ１０２における各ＤＵＴは、この例において順次アドレスされてテストされるが、それらＤＵＴは任意の所望の順序でアドレスしてテストすることができる、と認識すべきである。
【００２１】
図４は、ソース・パッド１１０、ドレイン・パッド１１２、ゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続された一個のＤＵＴ４０２を示している。単なる例として、ＤＵＴ４０２は、ＮＭＯＳトランジスタとして示されている。しかし、ＤＵＴ４０２は種々のタイプ（型）のデバイスとすることができる、と認識すべきである。
【００２２】
図４は、以下でより詳しく説明するようにそれぞれの（複数の）ツリー・ルーティング構造体を通してソース・パッド１１０およびドレイン・パッド１１２にそれぞれ接続されたＤＵＴ４０２のソースおよびドレインを示している。この典型例の実施形態において、特定のＤＵＴアレイにおける全てのＤＵＴのソースは、以下でより詳しく説明するように、並列に１つのソース・ツリー・ルーティング構造体（tree routing structure）を通してソース・パッド１１０に接続される。さらに、特定のＤＵＴアレイにおける全てのＤＵＴのドレインは、以下でより詳しく説明するように、並列に１つのドレイン・ツリー・ルーティング構造体を通してドレイン・パッド１１２に接続される。従って、電気的テストの期間において、ソース・パッド１１０およびドレイン・パッド１１２とコンタクト（接触）している複数のプローブは、１度で（at a time）、ＤＵＴアレイにおける全てのＤＵＴに信号を送信しその全てのＤＵＴから信号を受信することができる。
【００２３】
また、図４は、選択回路４００を通してゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続されたＤＵＴ４０２のゲートを示している。この典型例の実施形態において、特定のＤＵＴアレイにおける全てのＤＵＴのゲートは、選択回路４００を通してゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続されている。従って、電気的テストの期間において、ゲート・フォース・パッド１０８およびゲート・センス・パッド１０６とコンタクト（接触）している複数のプローブは、選択回路４００を通してＤＵＴアレイにおける１つのＤＵＴに１度に（at a time）接続される。次いで、ＤＵＴアレイにおける各ＤＵＴがテストのために選択される。上述のように、ゲート・センス・パッド１０６は、幾つかの適用例（アプリケーション）においてなくすことができ、例えばゲート漏出（リーク）が無視できるときになくすことができる。
【００２４】
ＤＵＴアレイにおける各ＤＵＴをテストするために、選択回路４００を用いて、行および列（row and column）選択信号によってアドレスされる各ＤＵＴを選択する。図４に示されているように、選択回路４００は、行選択信号および列選択信号を受信する選択ロジック（論理）４０６を含んでいる。従って、選択回路４００は、その特定のＤＵＴをテストするために、ＤＵＴアレイにおける特定のＤＵＴのゲートをゲート・フォース・パッド１０８およびゲート・センス・パッド１０６に接続する。また、図４に示されているように、ＤＵＴ４０２のゲートの非選択時にＤＵＴ４０２をターンオフ状態に保つプルダウン・トランジスタ４０４に接続される。ＤＵＴ４０２の極性に応じて、その代わりにプルダウン・トランジスタを用いてもよいことに留意すべきである。
【００２５】
この典型例の実施形態において、選択回路４００は、また、ＤＵＴアレイにおけるＤＵＴのオフ状態（condition）を測定するために、ＤＵＴアレイにおける全てのＤＵＴをターンオフするモードを含んでいる。このモードを呼び出すために、グローバル（全、帯域的）イネーブル信号を列デコーダ３０４（図３）に供給（接続、結合）することができる。例えば、グローバル・イネーブル・ピンが接地点に結合されたとき、列デコーダ３０４（図３）の出力を強制的にゼロ（０）に設定することによって、全てのＤＵＴがターンオフされる。次いで、オフ状態電流（Ｉoff）測定（測定値）が、ＤＵＴアレイにおけるそれらのＤＵＴについて得られる。
【００２６】
図５Ａは、ＤＵＴ４０２用の典型例のルーティング接続を示している。図５Ａに示されているように、ＤＵＴ４０２はセル５０２内に配置されている。この典型例の実施形態において、第１のＬ字型ルーティング構造体５０４がセル５０２の第１の隅部（コーナ）に配置されている。図５Ａに示されているように、第１のＬ字型ルーティング構造体５０４はＤＵＴ４０２のドレインに接続されている。第２のＬ字型ルーティング構造体５０６が、セル５０２の第２の隅部に配置されている。図５Ａに示されているように、第２のＬ字型ルーティング構造体５０６はＤＵＴ４０２のソースに接続されている。第３のＬ字型ルーティング構造体５０８がセル５０２の第３の隅部に配置されている。図５Ａに示されているように、第３のＬ字型ルーティング構造体５０８はＤＵＴ４０２のゲートに接続されている。第４のＬ字型ルーティング構造体５１０がセル５０２の第４の隅部に配置されている。図５に示されているように、第４のＬ字型ルーティング構造体５１０はＤＵＴ４０２のウェル（well：井戸）に接続されている。図５Ｂに示されているように、同じルーティング接続を使用しつつ、ＤＵＴ４０２を９０度回転させることができる。
【００２７】
図６は、ＤＵＴアレイにおける複数のＤＵＴのドレインおよびソースを共に並列に接続する典型例のツリー・ルーティング構造体を示している。この典型例の実施形態において、複数のＤＵＴのドレインを、ドレイン・ツリー・ルーティング構造体６０２を用いて共に並列に接続し、複数のＤＵＴのソースを、ソース・ツリー・ルーティング構造体６０４を用いて共に並列に接続する。
【００２８】
図６に示されているように、隣接する２つのＤＵＴのドレインを、ドレイン・ツリー・ルーティング構造体６０２の１つの分枝（ブランチ）を用いて共に並列に接続する。例えば、ＤＵＴ４０２（０）のドレインがセル５０２（０）の隅部に配置されたＬ字型ルーティング構造体５０４（０）に接続され、ＤＵＴ４０２（１）のドレインがセル５０２（１）の隅部に配置されたＬ字型ルーティング構造体５０４（１）に接続されている、と仮定する。図６に示されているように、ドレイン・ツリー・ルーティング構造体６０２の第１の階層（hierarchy）における分枝６０４（０）は、ＤＵＴ４０２（０）およびＤＵＴ４０２（１）のドレインを共に並列に接続する。特に、分枝６０４（０）は、Ｌ字型ルーティング構造体５０４（０）に接続されたセグメント６０６（０）と、Ｌ字型ルーティング構造体５０４（１）に接続されたセグメント６０６（１）とを含んでいる。この典型例の実施形態において、分枝６０４（０）のセグメント６０６（０）および６０６（１）は電気的に平衡状態に（バランス）される。例えば、セグメント６０６（０）および６０６（１）の寸法（dimensions）および電気的特性は同じにできる。同様の形態で、ドレイン・ツリー・ルーティング構造体６０２の第１の階層における別の分枝６０４（１）は、ＤＵＴ４０２（２）およびＤＵＴ４０２（３）のドレインを共に並列に接続する。
【００２９】
図６に示されているように、ドレイン・ツリー・ルーティング構造体６０２の第２の階層における分枝６０８（０）は、分枝６０４（０）および６０４（１）を共に並列に接続して、ＤＵＴ４０２（０）、４０２（１）、４０２（２）およびＤＵＴ４０２（３）のドレインを共に並列に接続する。特に、分枝６０８（０）は、分枝６０４（０）に接続されたセグメント６１０（０）と、分枝６０４（１）に接続されたセグメント６１０（１）とを含んでいる。この典型例の実施形態において、セグメント６１０（０）および６１０（１）は電気的に平衡状態に（バランス）される。例えば、セグメント６１０（０）および６１０（１）の寸法および電気的特性は同じにできる。この形態で、任意の数のＤＵＴのドレインを、ドレイン・ツリー・ルーティング構造体６０２の適切な数の分枝および階層を用いて、共に並列に接続することができる。
【００３０】
図６に示されているように、隣接する２つのＤＵＴのソースを、ソース・ツリー・ルーティング構造体６０４の１つの分枝を用いて共に並列に接続する。例えば、ＤＵＴ４０２（０）のソースがセル５０２（０）の隅部に配置されたＬ字型ルーティング構造体５０６（０）に接続され、ＤＵＴ４０２（１）のソースがセル５０２（１）の隅部に配置されたＬ字型ルーティング構造体５０６（１）に接続されている、と仮定する。図６に示されているように、ソース・ツリー・ルーティング構造体６０４の第１の階層（hierarchy）における分枝６１２（０）は、ＤＵＴ４０２（０）およびＤＵＴ４０２（１）のソースを共に並列に接続する。特に、分枝６１２（０）は、Ｌ字型ルーティング構造体５０６（０）に接続されたセグメント６１４（０）と、Ｌ字型ルーティング構造体５０６（１）に接続されたセグメント６１４（１）とを含んでいる。この典型例の実施形態において、分枝６１２（０）のセグメント６１４（０）および６１４（１）は電気的に平衡状態に（バランス）される。例えば、セグメント６１４（０）および６１４（１）の寸法および電気的特性は同じにできる。同様の形態で、ソース・ツリー・ルーティング構造体６０４の第１の階層における別の分枝６１２（１）は、ＤＵＴ４０２（２）およびＤＵＴ４０２（３）のソースを共に並列に接続する。
【００３１】
図６に示されているように、ソース・ツリー・ルーティング構造体６０４の第２の階層における分枝６１０（０）は、分枝６１２（０）および６１２（１）を共に並列に接続して、ＤＵＴ４０２（０）、４０２（１）、４０２（２）およびＤＵＴ４０２（３）のソースを共に並列に接続する。特に、分枝６１６（０）は、分枝６１２（０）に接続されたセグメント６１８（０）と、分枝６１２（１）に接続されたセグメント６１８（１）とを含んでいる。この典型例の実施形態において、セグメント６１８（０）および６１８（１）は電気的に平衡状態（にバランス）される。例えば、セグメント６１８（０）および６１８（１）の寸法および電気的特性は同じにできる。この形態で、任意の数のＤＵＴのソースを、ソース・ツリー・ルーティング構造体６０４の適切な数の分枝および階層を用いて、共に並列に接続することができる。
【００３２】
このように、この典型例の実施形態において、ＤＵＴアレイにおける１行の複数のＤＵＴにおける各ＤＵＴのドレインは、ドレイン・ツリー・ルーティング構造体６０２の第１の階層において共に並列に接続される。同様に、ＤＵＴアレイにおける１行の複数のＤＵＴにおける各ＤＵＴのソースは、ソース・ツリー・ルーティング構造体６０４の第１の階層において共に並列に接続される。
【００３３】
図７は、ＤＵＴアレイにおける積層された複数行のＤＵＴを示している。図７に示されているように、複数行のＤＵＴのドレイン・ツリー・ルーティング構造体６０２は、共に並列に一側部の垂直ドレイン・ツリー７０２に接続される。複数行のＤＵＴのソース・ツリー・ルーティング構造体６０４は、共に並列に別の側部の垂直ソース・ツリー７０４に接続される。図７において、垂直ドレイン・ツリー７０２は左側にあるように示され、垂直ソース・ツリー７０４は右側にあるように示されている。上述のように、これらの方位は、相対的であり、垂直ドレイン・ツリー７０２および垂直ソース・ツリー７０４の位置は入れ替えることができる。
【００３４】
また、図７は、ＤＵＴアレイにおける複数の列のＤＵＴの間に垂直に走る（伸びる）各ルーティング・ライン（線）７０６を示している。この実施形態において、ルーティング・ライン７０６は、電力供給（給電）、ゲート・フォース、ゲート・センスおよび選択の各信号を伝送（搬送）することができる。
【００３５】
図８を参照すると、別の典型例の実施形態において、複数のＤＵＴアレイの間に配置された制御ロジック用の複数のパッドからなるパッド・セット８０２を有する典型例のパッド・フレーム８００が作製されている。この典型例の実施形態において、パッド・フレーム８００は、パッド・セット８０２の一側部に配置された５つのＤＵＴアレイ１０２に対する（用の）５つのパッド・セット１０４のスーパーセット（superset：上位集合）８０４と、パッド・セット８０２の別の側部に配置された５つのＤＵＴアレイに対する（用の）５つのパッド・セット１０４のスーパーセット８０６とを含んでいる。
【００３６】
この典型例の実施形態において、スーパーセット８０４および８０６に対応するそれぞれのＤＵＴアレイの複数のＤＵＴは、実行されるべき２つのタイプの実験を表す様々な異なるタイプのＤＵＴである。例えば、スーパーセット８０４に対応するそれぞれのＤＵＴアレイの複数のＤＵＴはＮＭＯＳタイプ（型）のＤＵＴであり、一方、スーパーセット８０６に対応するそれぞれのＤＵＴアレイの複数のＤＵＴはＰＭＯＳタイプ（型）のＤＵＴである。スーパーセット８０４および８０６は、任意の数の異なるタイプのＤＵＴを有する任意の数のＤＵＴアレイ１０２に対応し得る、と認識すべきである。
【００３７】
図８に示されているように、パッド・セット８０２およびスーパーセット８０４および８０６は、直線状に配置することができる。この典型例の実施形態において、パッド・フレーム８００は、約４ｍｍの高さ８０８、および約６０μ（ミクロン）の幅８１０を有する。しかし、パッド・フレーム８００は種々の寸法を有することができる、と認識すべきである。
【００３８】
この典型例の実施形態において、パッド・フレーム８００は、ウェハ上の複数のＩＣダイ（dice）相互間のスクライブ線に形成される。パッド・フレーム８００およびＩＣダイはＩＣ作製ラインを用いてウェハ上に形成される。ウェハ上にパッド・フレーム８００およびＩＣダイが形成された後、スクライブ線におけるパッド・フレーム８００のそれぞれのＤＵＴアレイにおけるＤＵＴがテストされる。ＤＵＴがテストされた後、各ＩＣダイはスクライブ線に沿ってダイスカット（dice：さいの目に切る）される。次いで、それらのＩＣチップはパッケージされる。しかし、パッド・フレーム８００は、ウェハ上の任意の領域に形成することができる、と認識すべきである。
【００３９】
図９は、パッド・フレーム８００の一部分をより詳しく示している。特に、図９は、一側部の１つのパッド・セット１０４と別の側部の別のパッド・セット１０４の間に配置された８つのパッドを有するパッド・セット８０２を示している。また、図９に示されているように、パッド・セット１０４は４つのパッドを含み、各パッドはそのパッドの下に配置された８つのＤＵＴを有する。従って、各パッド・セット１０４は３２個のＤＵＴの上に配置されている。
【００４０】
図１０は、パッド・フレーム８００の一部の断面を示している。図１０に示されているように、パッド・フレーム８００の複数のパッド１００２は、ＤＵＴアレイ１０２および制御ロジック１００４の上に形成されている。特に、図１０に示されているように、ＤＵＴアレイ１０２および制御ロジック１００４がウェハ上の１つの層中に形成されている。パッド１００２は、ＤＵＴアレイ１０２および制御ロジック１００４が形成された層の上のウェハ上の別の層中に形成される。また、図１０にも示されているように、複数のＤＵＴアレイ１０２におけるＤＵＴ、制御ロジック１００４およびパッド１００２を相互接続するために、ＤＵＴアレイ１０２および制御ロジック１００４が形成されている層と、パッド１００２が形成されている層との間に、任意の数の金属層２０２を形成することができる。
【００４１】
図１１は、パッド・フレーム８００用の典型例のパッド・マッピング（写像）を示している。この典型例の実施形態において、パッド・フレーム８００は５０個のパッドを含んでいる。図１１に示されているように、パッド２２〜２９は、パッド・フレーム８００におけるＤＵＴアレイへ電力および制御信号を供給するようマッピングされる。パッド１８〜２１は、第１のＤＵＴアレイ用のパッド・セットに対応する。パッド１４〜１７は、第２のＤＵＴアレイ用のパッド・セットに対応する。パッド１０〜１３は、第３のＤＵＴアレイ用のパッド・セットに対応する。パッド６〜９は、第４のＤＵＴアレイ用のパッド・セットに対応する。パッド２〜５は、第５のＤＵＴアレイ用のパッド・セットに対応する。パッド３０〜３３は、第６のＤＵＴアレイ用のパッド・セットに対応する。パッド３４〜３７は、第７のＤＵＴアレイ用のパッド・セットに対応する。パッド３８〜４１は、第８のＤＵＴアレイ用のパッド・セットに対応する。パッド４２〜４５は、第９のＤＵＴアレイ用のパッド・セットに対応する。パッド４６〜４９は、第１０のＤＵＴアレイに対応する。上述のように、この典型例の実施形態において、第１〜第５のＤＵＴアレイ（パッド・フレーム８００のパッド２〜２１）がＮＭＯＳのＤＵＴに用いられ、第６〜第１０のＤＵＴアレイ（パッド・フレーム８００のパッド３０〜４９）がＰＭＯＳのＤＵＴに用いられる。
【００４２】
図１０を参照すると、制御ロジック１００４は、ＤＵＴアレイにおける各ＤＵＴを個々に順番にテストするよう構成されている。この典型例の実施形態において、制御ロジックは、パッド・フレーム８００の全てのＤＵＴアレイ１０２を並列にテストするよう構成されている。従って、１０個のＤＵＴ（パッド・フレーム８００の第１〜第１０のＤＵＴアレイの各々からの１つのＤＵＴ）が並列に一度でテストされる。さらに、この典型例の実施形態において、パッド・フレーム８００の第１〜第１０のＤＵＴアレイの各々における同じアレイ位置における複数のＤＵＴが一度でテストされる。
【００４３】
例えば、パッド・フレーム８００の第１〜第１０のＤＵＴアレイの各々におけるＤＵＴが、図３に示された形態で配置されアドレスされる。従って、この典型例の実施形態において、図３を参照すると、パッド・フレーム８００（図１０）の第１〜第１０のＤＵＴアレイの各々におけるそれぞれのＤＵＴ（０）が、並列に一度にテストされる。それらＤＵＴ（０）がテストされた後、パッド・フレーム８００（図１０）の第１〜第１０のＤＵＴアレイの各々におけるＤＵＴ（１）が、並列に一度にテストされる。上述のように、パッド・フレーム８００（図１０）のそれらのＤＵＴアレイにおけるそれぞれのＤＵＴが、任意の所望の順序で個々に順番にテストできる、と認識すべきである。
【００４４】
図１０を再び参照すると、この典型例の実施形態において、パッド・フレーム８００のパッド１およびパッド５０（図１１）は、ソースおよびドレイン抵抗を測定するために用いられる較正（calibration）パッドとして用いられる。特に、図４を参照すると、ソース抵抗は測定点４０８において測定でき、ドレイン抵抗は測定点４１０において測定できる。図１１を参照すると、パッド１および５０は機能のないパッド（non-functional pads）として残されている、と認識すべきである。
【００４５】
図１０を参照すると、この典型例の実施形態において、制御ロジック１００４は、テスト用のＤＵＴアレイ１０２における個々のＤＵＴを選択するための選択回路４００（図４）の一部を含むことができる。特に、ロジック１００４は、選択回路４００（図４）のグローバル部分を含んでいる。図７を参照すると、選択回路４００（図４）のローカル（局所）部分は、各ＤＵＴに隣接して配置されたローカル・ロジック７０８に配置されている。
【００４６】
典型例の実施形態について説明したが、本発明の精神および／または範囲から逸脱することなく種々の変形を行うことができる。従って、本発明は、図面に示され上述の説明における具体的形態に限定して解釈されるべきでない。
【図面の簡単な説明】
【００４７】
【図１】図１は、１つの典型例の実施形態による被試験デバイス（ＤＵＴ）の典型例のレイアウトを示している。
【図２】図２Ａは、別の典型例の実施形態による被試験デバイスの別の典型例のレイアウトを示している。図２Ｂは、図２Ａの側部断面図を示している。
【図３】図３は、被試験デバイスのアレイ用の典型例のアドレスおよびルーティング方式を示している。
【図４】図４は、被試験デバイス用の典型例のコア構成を示している。
【図５】図５Ａおよび５Ｂは、被試験デバイス用の典型例のルーティング接続を示している。
【図６】図６は、被試験デバイス用の典型例のツリー・ルーティング構造体を示している。
【図７】図７は、ツリー・ルーティング構造体に接続された被試験デバイスの複数の行を示している。
【図８】図８は、典型例の実施形態による典型例のパッド・フレームを示している。
【図９】図９は、図８に示したパッド・フレームの一部分を示している。
【図１０】図１０は、図９の断面を示している。
【図１１】図１１は、パッド・フレームの典型例のパッド・マッピングを示している。
【符号の説明】
【００４８】
１００ レイアウト
１０２ ＤＵＴアレイ
１０４ パッド・セット
１０６ ゲート・センス・パッド
１０８ ゲート・フォース・パッド
１１０ ソース・パッド
１１２ ドレイン・パッド
【特許請求の範囲】
【請求項１】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトであって、
複数の被試験デバイスの第１のアレイと、
前記第１のアレイに隣接して形成され、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ドレイン・パッドに接続され、
さらに、前記第１のアレイにおける前記被試験デバイスの各々およびゲート・フォース・パッドに接続される選択回路を含み、
前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々を前記ゲート・フォース・パッドに選択的に接続するよう構成されるものである、
レイアウト。
【請求項２】
前記第１のアレイと前記第１のパッド・セットは前記ウェハ上に互いに水平方向に隣接して形成されているものである、請求項１に記載のレイアウト。
【請求項３】
前記第１のアレイと前記第１のパッド・セットは前記ウェハ上に互いに垂直方向に隣接して形成されているものである、請求項１に記載のレイアウト。
【請求項４】
前記第１のアレイは前記ウェハ上の第１の層中に形成され、前記第１のパッド・セットは第２の層中に形成され、前記第２の層は前記第１の層の上に形成され、前記第１のパッド・セットは前記第１のアレイの上に形成されるものである、請求項３に記載のレイアウト。
【請求項５】
前記第１のパッド・セットのゲート・パッド、ソース・パッドおよびドレイン・パッドの各々は複数の開孔を含み、前記複数の開孔は前記第１のアレイの各々における前記被試験デバイスの各々の上に配置されており、前記開孔は前記被試験デバイスよりも大きいものである、請求項４に記載のレイアウト。
【請求項６】
さらに、前記第１の層と前記第２の層の間に形成される１以上の金属層を含み、
前記１以上の金属層は、前記第１のアレイにおける被試験デバイスと、前記第１のパッド・セットにおけるゲート・パッド、ソース・パッドおよびドレイン・パッドとを相互に接続するものである、請求項４に記載のレイアウト。
【請求項７】
さらに、前記第１のアレイの行（rows）に隣接して配置された行デコーダと、
前記第１のアレイの列（columns）に隣接して配置された列デコーダと、
を含み、
前記第１のアレイにおける個々の被試験デバイスは、前記行デコーダおよび列デコーダを使用してそれぞれ独立に（別々に）アドレス可能なものである、請求項１に記載のレイアウト。
【請求項８】
前記第１のアレイにおける１つの被試験デバイスは１つのセル内に形成されており、前記被試験デバイスはドレイン、ソース、ゲートおよびウェルを含み、
前記レイアウトは、さらに、
前記セルの第１の隅部に配置され前記ドレインに接続される第１のＬ字型ルーティング構造と、
前記セルの第２の隅部に配置され前記ソースに接続される第２のＬ字型ルーティング構造と、
前記セルの第３の隅部に配置され前記ゲートに接続される第３のＬ字型ルーティング構造と、
前記セルの第４の隅部に配置され前記ウェルに接続される第４のＬ字型ルーティング構造と、
を含むものである、請求項１に記載のレイアウト。
【請求項９】
前記第１のアレイにおける各被試験デバイスはドレインおよびソースを含み、
前記レイアウトは、さらに、
前記第１のアレイにおける各被試験デバイスのドレインに接続され、前記第１のアレイにおける前記被試験デバイスを並列に前記ドレイン・パッドに接続するドレイン・ツリー・ルーティング構造と、
前記第１のアレイにおける各被試験デバイスのソースに接続され、前記第１のアレイにおける前記被試験デバイスを並列に前記ソース・パッドに接続するソース・ツリー・ルーティング構造と、
を含むものである、請求項１に記載のレイアウト。
【請求項１０】
前記ドレイン・ツリー・ルーティング構造は、前記ドレイン・ツリー・ルーティング構造の第１の階層における第１の分枝を含み、
前記第１の分枝は第１の被試験デバイスのドレインに接続された第１のセグメントと、第２の被試験デバイスのドレインに接続された第２のセグメントとを含み、前記第１の被試験デバイスは前記第２の被試験デバイスに隣接しており、前記第１の分枝の第１および第２のセグメントは電気的に平衡（バランス）しているものである、請求項９に記載のレイアウト。
【請求項１１】
前記ドレイン・ツリー・ルーティング構造は、前記ドレイン・ツリー・ルーティング構造の第１の階層における第２の分枝を含み、
前記第２の分枝は、第３の被試験デバイスのドレインに接続された第１のセグメントと、第４の被試験デバイスのドレインに接続された第２のセグメントとを含み、前記第３の被試験デバイスは前記第４の被試験デバイスに隣接しており、前記第２の分枝の第１および第２のセグメントは電気的に平衡しているものである、請求項１０に記載のレイアウト。
【請求項１２】
前記ドレイン・ツリー・ルーティング構造は、前記ドレイン・ツリー・ルーティング構造の第２の階層における第３の分枝を含み、
前記第３の分枝は、前記第１の分枝に接続された第１のセグメントと、前記第２の分枝に接続された第２のセグメントとを含み、前記第１の分枝は前記第２の分枝に隣接しており、前記第３の分枝の第１および第２のセグメントは電気的に平衡しているものである、請求項１１に記載のレイアウト。
【請求項１３】
前記ソース・ツリー・ルーティング構造は、
前記ソース・ツリー・ルーティング構造の第１の階層における第１の分枝を含み、
前記第１の分枝は、前記第１の被試験デバイスのソースに接続された第１のセグメントと、前記第２の被試験デバイスのソースに接続された第２のセグメントとを含み、前記第１の分枝の前記第１および第２のセグメントは電気的に平衡しており、
さらに、前記ソース・ツリー・ルーティング構造の第１の階層における第２の分枝を含み、
前記第２の分枝は、第３の被試験デバイスのソースに接続された第１のセグメントと、第４の被試験デバイスのソースに接続された第２のセグメントとを含み、前記第２の分枝の前記第１および第２のセグメントは電気的に平衡しており、
さらに、前記ソース・ツリー・ルーティング構造の第２の階層における第３の分枝を含み、
前記第３の分枝は、前記第１の分枝に接続された第１のセグメントと、前記第２の分枝に接続された第２のセグメントとを含み、前記第１の分枝は前記第２の分枝に隣接しており、前記第３の分枝の第１および第２のセグメントは電気的に平衡しているものである、請求項１２に記載のレイアウト。
【請求項１４】
前記第１、第２、第３および第４の被試験デバイスは前記第１のアレイの１行内に配置されているものである、請求項１３に記載のレイアウト。
【請求項１５】
さらに、複数の被試験デバイスの第２のアレイと、
前記第２のアレイに隣接して形成された第２のパッド・セットと、
前記第１のアレイと前記第２のアレイの間に形成された、前記第１と第２のアレイ用の１組（セット）の制御ロジックと、
前記１組の制御ロジックの上に且つ前記第１のパッド・セットと前記第２のパッド・セットの間に形成された第３のパッド・セットと、
を含む請求項１に記載のレイアウト。
【請求項１６】
前記第１のアレイと前記第２のアレイとが並列にテストされる、請求項１５に記載のレイアウト。
【請求項１７】
前記第１および第２のアレイ、前記第１および第２のパッド・セット、前記１組の制御ロジックおよび前記第３のパッド・セットは、前記ウェハ上のスクライブ線に沿って形成されるものである、請求項１５に記載のレイアウト。
【請求項１８】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトであって、
複数の被試験デバイスの第１のアレイと、
前記第１のアレイに隣接して形成され、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ドレイン・パッドに接続され、
さらに、複数の被試験デバイスの第２のアレイと、
前記第２のアレイに隣接して形成され、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第２のパッド・セットと、
を含み、
前記第２のアレイにおける前記被試験デバイスの各々は並列に前記第２のパッド・セットの前記ソース・パッドに接続され、前記第２のアレイにおける前記被試験デバイスの各々は並列に前記第２のパッド・セットの前記ドレイン・パッドに接続され、
さらに、前記第１および第２のアレイに接続された１組の制御ロジックを含み、
前記１組の制御ロジックは、前記第１のアレイにおける被試験デバイスを、前記第２のアレイにおける被試験デバイスと並列にテストし、前記第１のアレイにおける全ての被試験デバイスを個々に順番にテストし、前記第２のアレイにおける全ての被試験デバイスを個々に順番にテストするよう構成されているものである、
レイアウト。
【請求項１９】
前記第１のパッド・セットは前記第１のアレイの垂直方向に上に形成され、前記第２のパッド・セットは前記第２のアレイの垂直方向に上に形成されるものである、請求項1８に記載のレイアウト。
【請求項２０】
前記１組の制御ロジックは前記第１のアレイと前記第２のアレイの間に形成されており、
さらに、前記１組の制御ロジックの垂直方向に上に且つ前記第１のパッド・セットと前記第２のパッド・セットの間に形成された第３のパッド・セットを含む、請求項１９に記載のレイアウト。
【請求項２１】
前記第１および第２のアレイ、前記第１および第２のパッド・セット、前記１組の制御ロジックおよび前記第３のパッド・セットは、前記ウェハ上のスクライブ線に沿って形成されるものである、請求項２０に記載のレイアウト。
【請求項２２】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトを形成する方法であって、
複数の被試験デバイスの第１のアレイを形成するステップと、
前記第１のアレイに隣接して、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットを形成するステップと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ドレイン・パッドに接続され、
さらに、前記第１のアレイにおける前記被試験デバイスの各々およびゲート・フォース・パッドに接続される選択回路を形成するステップを含み、
前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々を前記ゲート・フォース・パッドに選択的に接続するよう構成されているものである、
方法。
【請求項２３】
さらに、複数の被試験デバイスの第２のアレイを形成するステップと、
前記第２のアレイに隣接して第２のパッド・セットを形成するステップと、
１組の制御ロジックを形成するステップと、
前記１組の制御ロジックの上に第３のパッド・セットを形成するステップと、
を含む、請求項２２に記載の方法。
【請求項２４】
前記第１のパッド・セットは前記第１のアレイの垂直方向に上に形成され、前記第２のパッド・セットは前記第２のアレイの垂直方向に上に形成され、前記第３のパッド・セットは前記１組の制御ロジックの垂直方向に上に形成されるものである、請求項２３に記載の方法。
【請求項２５】
前記１組の制御ロジックは前記第１のアレイと前記第２のアレイの間に形成され、前記第３のパッド・セットは前記第１のパッド・セットと前記第２のパッド・セットの間に形成され、前記第１および第２のアレイ、前記第１および第２のパッド・セット、前記１組の制御ロジックおよび前記第３のパッド・セットは、前記ウェハ上のスクライブ線に沿って形成されるものである、請求項２４に記載の方法。
【請求項２６】
前記１組の制御ロジックは、前記第１のアレイにおける被試験デバイスを前記第２のアレイにおける被試験デバイスと並列にテストし、前記第１のアレイにおける全ての被試験デバイスを個々に順番にテストし、前記第２のアレイにおける全ての被試験デバイスを個々に順番にテストするよう構成されているものである、
請求項２３に記載の方法。
【請求項２７】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトを形成する方法であって、
集積回路製造ラインを用いて、ウェハ上に集積回路ダイを形成するステップと、
前記集積回路製造ラインを用いて、前記ウェハ上のスクライブ線に複数の被試験デバイスの第１のアレイを形成するステップと、
前記集積回路製造ラインを用いて、前記ウェハ上の前記スクライブ線に前記第１のアレイに隣接して、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットを形成するステップと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットのドレイン・パッドに接続され、
さらに、前記集積回路製造ラインを用いて、前記ウェハ上の前記スクライブ線に選択回路を形成するステップを含み、
前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々および前記ゲート・フォース・パッドに接続され、前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々を前記ゲート・フォース・パッドに選択的に接続するよう構成され、
さらに、前記ウェハ上に前記集積回路ダイ、第１のアレイ、第１のパッド・セットおよび選択回路を形成した後で、前記第１のアレイにおける全ての被試験デバイスを前記選択回路を用いて個々に順番にテストするステップと、
前記全ての被試験デバイスのテストの後で、前記ウェハ上の前記集積回路ダイをスクライブ線に沿って複数の集積回路チップを形成するようにダイスカットするステップと、
前記集積回路チップをパッケージするステップと、
を含む方法。
【請求項２８】
さらに、前記全ての被試験デバイスのテストによって生成されたテスト・データを処理するステップを含み、
前記データの処理は半導体の製造プロセスを評価または制御することを含むものである、請求項２７に記載の方法。
【請求項１】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトであって、
複数の被試験デバイスの第１のアレイと、
前記第１のアレイに隣接して形成され、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ドレイン・パッドに接続され、
さらに、前記第１のアレイにおける前記被試験デバイスの各々およびゲート・フォース・パッドに接続される選択回路を含み、
前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々を前記ゲート・フォース・パッドに選択的に接続するよう構成されるものである、
レイアウト。
【請求項２】
前記第１のアレイと前記第１のパッド・セットは前記ウェハ上に互いに水平方向に隣接して形成されているものである、請求項１に記載のレイアウト。
【請求項３】
前記第１のアレイと前記第１のパッド・セットは前記ウェハ上に互いに垂直方向に隣接して形成されているものである、請求項１に記載のレイアウト。
【請求項４】
前記第１のアレイは前記ウェハ上の第１の層中に形成され、前記第１のパッド・セットは第２の層中に形成され、前記第２の層は前記第１の層の上に形成され、前記第１のパッド・セットは前記第１のアレイの上に形成されるものである、請求項３に記載のレイアウト。
【請求項５】
前記第１のパッド・セットのゲート・パッド、ソース・パッドおよびドレイン・パッドの各々は複数の開孔を含み、前記複数の開孔は前記第１のアレイの各々における前記被試験デバイスの各々の上に配置されており、前記開孔は前記被試験デバイスよりも大きいものである、請求項４に記載のレイアウト。
【請求項６】
さらに、前記第１の層と前記第２の層の間に形成される１以上の金属層を含み、
前記１以上の金属層は、前記第１のアレイにおける被試験デバイスと、前記第１のパッド・セットにおけるゲート・パッド、ソース・パッドおよびドレイン・パッドとを相互に接続するものである、請求項４に記載のレイアウト。
【請求項７】
さらに、前記第１のアレイの行（rows）に隣接して配置された行デコーダと、
前記第１のアレイの列（columns）に隣接して配置された列デコーダと、
を含み、
前記第１のアレイにおける個々の被試験デバイスは、前記行デコーダおよび列デコーダを使用してそれぞれ独立に（別々に）アドレス可能なものである、請求項１に記載のレイアウト。
【請求項８】
前記第１のアレイにおける１つの被試験デバイスは１つのセル内に形成されており、前記被試験デバイスはドレイン、ソース、ゲートおよびウェルを含み、
前記レイアウトは、さらに、
前記セルの第１の隅部に配置され前記ドレインに接続される第１のＬ字型ルーティング構造と、
前記セルの第２の隅部に配置され前記ソースに接続される第２のＬ字型ルーティング構造と、
前記セルの第３の隅部に配置され前記ゲートに接続される第３のＬ字型ルーティング構造と、
前記セルの第４の隅部に配置され前記ウェルに接続される第４のＬ字型ルーティング構造と、
を含むものである、請求項１に記載のレイアウト。
【請求項９】
前記第１のアレイにおける各被試験デバイスはドレインおよびソースを含み、
前記レイアウトは、さらに、
前記第１のアレイにおける各被試験デバイスのドレインに接続され、前記第１のアレイにおける前記被試験デバイスを並列に前記ドレイン・パッドに接続するドレイン・ツリー・ルーティング構造と、
前記第１のアレイにおける各被試験デバイスのソースに接続され、前記第１のアレイにおける前記被試験デバイスを並列に前記ソース・パッドに接続するソース・ツリー・ルーティング構造と、
を含むものである、請求項１に記載のレイアウト。
【請求項１０】
前記ドレイン・ツリー・ルーティング構造は、前記ドレイン・ツリー・ルーティング構造の第１の階層における第１の分枝を含み、
前記第１の分枝は第１の被試験デバイスのドレインに接続された第１のセグメントと、第２の被試験デバイスのドレインに接続された第２のセグメントとを含み、前記第１の被試験デバイスは前記第２の被試験デバイスに隣接しており、前記第１の分枝の第１および第２のセグメントは電気的に平衡（バランス）しているものである、請求項９に記載のレイアウト。
【請求項１１】
前記ドレイン・ツリー・ルーティング構造は、前記ドレイン・ツリー・ルーティング構造の第１の階層における第２の分枝を含み、
前記第２の分枝は、第３の被試験デバイスのドレインに接続された第１のセグメントと、第４の被試験デバイスのドレインに接続された第２のセグメントとを含み、前記第３の被試験デバイスは前記第４の被試験デバイスに隣接しており、前記第２の分枝の第１および第２のセグメントは電気的に平衡しているものである、請求項１０に記載のレイアウト。
【請求項１２】
前記ドレイン・ツリー・ルーティング構造は、前記ドレイン・ツリー・ルーティング構造の第２の階層における第３の分枝を含み、
前記第３の分枝は、前記第１の分枝に接続された第１のセグメントと、前記第２の分枝に接続された第２のセグメントとを含み、前記第１の分枝は前記第２の分枝に隣接しており、前記第３の分枝の第１および第２のセグメントは電気的に平衡しているものである、請求項１１に記載のレイアウト。
【請求項１３】
前記ソース・ツリー・ルーティング構造は、
前記ソース・ツリー・ルーティング構造の第１の階層における第１の分枝を含み、
前記第１の分枝は、前記第１の被試験デバイスのソースに接続された第１のセグメントと、前記第２の被試験デバイスのソースに接続された第２のセグメントとを含み、前記第１の分枝の前記第１および第２のセグメントは電気的に平衡しており、
さらに、前記ソース・ツリー・ルーティング構造の第１の階層における第２の分枝を含み、
前記第２の分枝は、第３の被試験デバイスのソースに接続された第１のセグメントと、第４の被試験デバイスのソースに接続された第２のセグメントとを含み、前記第２の分枝の前記第１および第２のセグメントは電気的に平衡しており、
さらに、前記ソース・ツリー・ルーティング構造の第２の階層における第３の分枝を含み、
前記第３の分枝は、前記第１の分枝に接続された第１のセグメントと、前記第２の分枝に接続された第２のセグメントとを含み、前記第１の分枝は前記第２の分枝に隣接しており、前記第３の分枝の第１および第２のセグメントは電気的に平衡しているものである、請求項１２に記載のレイアウト。
【請求項１４】
前記第１、第２、第３および第４の被試験デバイスは前記第１のアレイの１行内に配置されているものである、請求項１３に記載のレイアウト。
【請求項１５】
さらに、複数の被試験デバイスの第２のアレイと、
前記第２のアレイに隣接して形成された第２のパッド・セットと、
前記第１のアレイと前記第２のアレイの間に形成された、前記第１と第２のアレイ用の１組（セット）の制御ロジックと、
前記１組の制御ロジックの上に且つ前記第１のパッド・セットと前記第２のパッド・セットの間に形成された第３のパッド・セットと、
を含む請求項１に記載のレイアウト。
【請求項１６】
前記第１のアレイと前記第２のアレイとが並列にテストされる、請求項１５に記載のレイアウト。
【請求項１７】
前記第１および第２のアレイ、前記第１および第２のパッド・セット、前記１組の制御ロジックおよび前記第３のパッド・セットは、前記ウェハ上のスクライブ線に沿って形成されるものである、請求項１５に記載のレイアウト。
【請求項１８】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトであって、
複数の被試験デバイスの第１のアレイと、
前記第１のアレイに隣接して形成され、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ドレイン・パッドに接続され、
さらに、複数の被試験デバイスの第２のアレイと、
前記第２のアレイに隣接して形成され、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第２のパッド・セットと、
を含み、
前記第２のアレイにおける前記被試験デバイスの各々は並列に前記第２のパッド・セットの前記ソース・パッドに接続され、前記第２のアレイにおける前記被試験デバイスの各々は並列に前記第２のパッド・セットの前記ドレイン・パッドに接続され、
さらに、前記第１および第２のアレイに接続された１組の制御ロジックを含み、
前記１組の制御ロジックは、前記第１のアレイにおける被試験デバイスを、前記第２のアレイにおける被試験デバイスと並列にテストし、前記第１のアレイにおける全ての被試験デバイスを個々に順番にテストし、前記第２のアレイにおける全ての被試験デバイスを個々に順番にテストするよう構成されているものである、
レイアウト。
【請求項１９】
前記第１のパッド・セットは前記第１のアレイの垂直方向に上に形成され、前記第２のパッド・セットは前記第２のアレイの垂直方向に上に形成されるものである、請求項1８に記載のレイアウト。
【請求項２０】
前記１組の制御ロジックは前記第１のアレイと前記第２のアレイの間に形成されており、
さらに、前記１組の制御ロジックの垂直方向に上に且つ前記第１のパッド・セットと前記第２のパッド・セットの間に形成された第３のパッド・セットを含む、請求項１９に記載のレイアウト。
【請求項２１】
前記第１および第２のアレイ、前記第１および第２のパッド・セット、前記１組の制御ロジックおよび前記第３のパッド・セットは、前記ウェハ上のスクライブ線に沿って形成されるものである、請求項２０に記載のレイアウト。
【請求項２２】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトを形成する方法であって、
複数の被試験デバイスの第１のアレイを形成するステップと、
前記第１のアレイに隣接して、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットを形成するステップと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ドレイン・パッドに接続され、
さらに、前記第１のアレイにおける前記被試験デバイスの各々およびゲート・フォース・パッドに接続される選択回路を形成するステップを含み、
前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々を前記ゲート・フォース・パッドに選択的に接続するよう構成されているものである、
方法。
【請求項２３】
さらに、複数の被試験デバイスの第２のアレイを形成するステップと、
前記第２のアレイに隣接して第２のパッド・セットを形成するステップと、
１組の制御ロジックを形成するステップと、
前記１組の制御ロジックの上に第３のパッド・セットを形成するステップと、
を含む、請求項２２に記載の方法。
【請求項２４】
前記第１のパッド・セットは前記第１のアレイの垂直方向に上に形成され、前記第２のパッド・セットは前記第２のアレイの垂直方向に上に形成され、前記第３のパッド・セットは前記１組の制御ロジックの垂直方向に上に形成されるものである、請求項２３に記載の方法。
【請求項２５】
前記１組の制御ロジックは前記第１のアレイと前記第２のアレイの間に形成され、前記第３のパッド・セットは前記第１のパッド・セットと前記第２のパッド・セットの間に形成され、前記第１および第２のアレイ、前記第１および第２のパッド・セット、前記１組の制御ロジックおよび前記第３のパッド・セットは、前記ウェハ上のスクライブ線に沿って形成されるものである、請求項２４に記載の方法。
【請求項２６】
前記１組の制御ロジックは、前記第１のアレイにおける被試験デバイスを前記第２のアレイにおける被試験デバイスと並列にテストし、前記第１のアレイにおける全ての被試験デバイスを個々に順番にテストし、前記第２のアレイにおける全ての被試験デバイスを個々に順番にテストするよう構成されているものである、
請求項２３に記載の方法。
【請求項２７】
ウェハ・テストにおいて使用するための半導体ウェハ上に形成される被試験デバイス（ＤＵＴ）用のレイアウトを形成する方法であって、
集積回路製造ラインを用いて、ウェハ上に集積回路ダイを形成するステップと、
前記集積回路製造ラインを用いて、前記ウェハ上のスクライブ線に複数の被試験デバイスの第１のアレイを形成するステップと、
前記集積回路製造ラインを用いて、前記ウェハ上の前記スクライブ線に前記第１のアレイに隣接して、ゲート・フォース・パッド、ソース・パッドおよびドレイン・パッドを含む第１のパッド・セットを形成するステップと、
を含み、
前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットの前記ソース・パッドに接続され、前記第１のアレイにおける前記被試験デバイスの各々は並列に前記第１のパッド・セットのドレイン・パッドに接続され、
さらに、前記集積回路製造ラインを用いて、前記ウェハ上の前記スクライブ線に選択回路を形成するステップを含み、
前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々および前記ゲート・フォース・パッドに接続され、前記選択回路は、前記第１のアレイにおける前記被試験デバイスの各々を前記ゲート・フォース・パッドに選択的に接続するよう構成され、
さらに、前記ウェハ上に前記集積回路ダイ、第１のアレイ、第１のパッド・セットおよび選択回路を形成した後で、前記第１のアレイにおける全ての被試験デバイスを前記選択回路を用いて個々に順番にテストするステップと、
前記全ての被試験デバイスのテストの後で、前記ウェハ上の前記集積回路ダイをスクライブ線に沿って複数の集積回路チップを形成するようにダイスカットするステップと、
前記集積回路チップをパッケージするステップと、
を含む方法。
【請求項２８】
さらに、前記全ての被試験デバイスのテストによって生成されたテスト・データを処理するステップを含み、
前記データの処理は半導体の製造プロセスを評価または制御することを含むものである、請求項２７に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００７−１０３９４６（Ｐ２００７−１０３９４６Ａ）
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願番号】特願２００６−２７２３３０（Ｐ２００６−２７２３３０）
【出願日】平成１８年１０月３日（２００６．１０．３）
【出願人】（５０２１８０２３３）ピー・デイ・エフ ソリユーシヨンズ インコーポレイテツド (7)
【氏名又は名称原語表記】ＰＤＦ ＳＯＬＵＴＩＯＮＳ， ＩＮＣ．
【住所又は居所原語表記】３３３ Ｗｅｓｔ Ｓａｎ Ｃａｒｌｏｓ Ｓｔｒｅｅｔ， Ｓｕｉｔｅ ７００， Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ ９５１１０， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
【Ｆターム（参考）】
【公開日】平成１９年４月１９日（２００７．４．１９）
【国際特許分類】
【出願日】平成１８年１０月３日（２００６．１０．３）
【出願人】（５０２１８０２３３）ピー・デイ・エフ ソリユーシヨンズ インコーポレイテツド (7)
【氏名又は名称原語表記】ＰＤＦ ＳＯＬＵＴＩＯＮＳ， ＩＮＣ．
【住所又は居所原語表記】３３３ Ｗｅｓｔ Ｓａｎ Ｃａｒｌｏｓ Ｓｔｒｅｅｔ， Ｓｕｉｔｅ ７００， Ｓａｎ Ｊｏｓｅ， Ｃａｌｉｆｏｒｎｉａ ９５１１０， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
【Ｆターム（参考）】
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